半导体集成器件以及电子系统技术方案

本公开的实施例涉及半导体集成器件以及电子系统。一种半导体集成器件包括：至少一个MOS晶体管，被集成在半导体材料的管芯上，其包括：多个单元，每个单元包括：源极区域；导电材料的栅极元件；电绝缘材料的栅极绝缘层，将栅极元件与管芯的半导体材料绝缘；源极接触件，与源极区域耦合；以及栅极接触件，与栅极元件耦合；多个单元中的一个或多个选择的单元包括：禁用结构，被插置在栅极元件的耦合的栅极部分与栅极元件的解耦的栅极部分之间，栅极元件的耦合的栅极部分与栅极接触件耦合，栅极元件的解耦的栅极部分与栅极接触件解耦。利用本公开有利地允许根据MOS晶体管的当前的操作条件以动态方式选择性地禁用所选择的单元。件以动态方式选择性地禁用所选择的单元。件以动态方式选择性地禁用所选择的单元。

【技术实现步骤摘要】
半导体集成器件以及电子系统


[0001]本公开涉及集成器件的领域。更具体地，本公开涉及MOS晶体管。

技术介绍

[0002]本公开的背景在下文中通过与其上下文相关的技术的讨论来介绍。然而，即使该讨论涉及文档、行为、人工制品等，它也不暗示或表示所讨论的技术是现有技术的一部分或者是与本公开相关的领域中的公知常识。
[0003]基于MOS晶体管的集成器件通常被用于多种应用。特别地，MOS 晶体管是电源应用中最常见的部件之一，其中大量电能被处理；在这种情况下，MOS晶体管被设计为以相对较高的电压和/或电流操作。(功率)MOS晶体管通常具有蜂窝结构。特别地，遍及数个单元，每个MOS 晶体管复制相同的结构。例如，单元包括以交替条带的形式并联连接的对应(基本)的栅极区域和源极区域。蜂窝结构提供了源极区域的高周长/面积比率。这允许在集成MOS晶体管的管芯的相对较小的区域(从而减小对应的集成器件的尺寸)中获得相对宽的沟道(从而增加可以维持的电流)。
[0004]MOS晶体管的性能由其数个特性限定。特别地，MOS晶体管的非常重要的特性是它们的安全工作区(SOA)。每个MOS晶体管的SOA 由期望MOS晶体管能够承受而不会自损坏的漏极/源极电压Vds和漏极/ 源极电流(Ids)限定(其中MOS晶体管永远不应该被暴露于其SOA之外的操作条件，即使是一瞬间也不行)。
[0005]数个因素限制了MOS晶体管的SOA。特别地，在以对数标度绘制漏极/源极电压Vds和漏极/源极电流Ids的图中，由基本笔直的边沿分段定界SOA。这些边沿分段由漏极/源极接通状态、或输出、电阻RDSon 限制(影响在线性区域或欧姆区域中操作的MOS晶体管，其中漏极/源极电压Vds与漏极/源极电流Ids基本上成正比)、漏极/源极电流Ids限制(由其最大值决定)、热限制(由最大散热决定)、二次击穿限制(由当在线性模式下操作时影响MOS晶体管的热逃逸决定，其中漏极/源极电流Ids与其栅极/源极电压Vgs的小变化成正比)、和漏极/源极电压 Vds限制(由其最大值决定)限定(连续地增加漏极/源极电压Vds的值)。
[0006]用于扩大(具有蜂窝结构的)MOS晶体管的SOA的技术用于去除单元中的一些单元(诸如，每两个单元中的一个单元)的源极区域。这样，在MOS晶体管的操作期间，去除了源极区域的管芯的所得的伪区域是非激活的，并且然后不生成热量。此外，伪区域充当MOS晶体管的其余部分的散热器。因此，由MOS晶体管生成的热量(在剩余的源极区域周围)部分地被伪区域耗散，从而限制了MOS晶体管的发热。
[0007]然而，伪区域减小了MOS晶体管的源极区域的数目，进而相应地增加了其漏极/源极接通状态电阻RDSon。实际上，由沿着从MOS晶体管的漏极端子到MOS晶体管的源极端子的漏极/源极电流Ids的路径的数个贡献给出漏极/源极接通状态电阻RDSon；特别地，这些贡献包括源极区域的电阻。由于源极区域被并联连接，因此源极区域的数目越少，它们的总电阻越高。
[0008]漏极/源极接通状态电阻RDSon的增加相应地增加了MOS晶体管的 SOA中的对应的
限制。因此，这会对MOS晶体管的性能产生不利影响，尤其是当它在线性区域中操作时。

技术实现思路

[0009]本公开的目的是提供一种半导体集成器件以及电子系统，以至少部分地解决现有技术中存在的上述问题。
[0010]本公开的一方面提供了一种半导体集成器件，包括：至少一个MOS 晶体管，被集成在半导体材料的管芯上，MOS晶体管包括：多个单元，多个单元中的每个单元包括：源极区域；导电材料的栅极元件；以及电绝缘材料的栅极绝缘层，将栅极元件与管芯的半导体材料绝缘；源极接触件，与源极区域耦合；以及栅极接触件，与栅极元件耦合；其中多个单元中的一个或多个选择的单元包括：禁用结构，被插置在栅极元件的耦合的栅极部分与栅极元件的解耦的栅极部分之间，栅极元件的耦合的栅极部分与栅极接触件耦合，栅极元件的解耦的栅极部分与栅极接触件解耦，禁用结构具有高于MOS晶体管的阈值电压的干预电压。
[0011]根据一个或多个实施例，其中禁用结构被配置为：当MOS晶体管响应于被施加在栅极接触件与源极接触件之间的控制电压而被接通时，禁用结构处于非传导状况，控制电压在阈值电压与干预电压之间；或者在其它情况下，禁用结构处于传导状况。
[0012]根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，禁用结构包括具有限定干预电压的反向击穿电压的二极管，当MOS晶体管被接通时二极管被配置为反向偏置，并且当MOS晶体管被关断时二极管被配置为正向偏置。
[0013]根据一个或多个实施例，其中管芯具有第一传导类型并且具有主表面，MOS晶体管包括：至少一个本体区域，具有第二传导类型，从主表面延伸到管芯中；以及单元中的每个单元包括：源极区域，具有第一传导类型，从主表面延伸到本体区域中；栅极沟槽，从主表面延伸到本体区域中以及管芯的半导体材料中；栅极绝缘层，涂覆栅极沟槽；以及栅极元件，填充被涂覆有栅极绝缘层的栅极沟槽。
[0014]根据一个或多个实施例，其中管芯具有与主表面相对的另外的主表面，MOS晶体管包括：漏极区域，具有第一传导类型，从另外的主表面延伸到管芯中。
[0015]根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，栅极元件包括：由第一传导类型或第二传导类型中的一个传导类型组成的栅极传导类型的半导体材料的耦合的栅极部分；栅极传导类型的半导体材料的解耦的栅极部分；以及禁用结构，包括：与栅极传导类型相对的分隔传导类型的半导体材料的分隔区域，将耦合的栅极部分与解耦的栅极部分分隔，分隔区域以及耦合的栅极部分限定二极管，并且分隔区域以及解耦的栅极部分限定与二极管反向串联连接的另外的二极管；以及导电材料的桥接元件，被连接在分隔区域与解耦的栅极部分之间，桥接元件使另外的二极管短路。
[0016]根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，耦合的栅极部分、解耦的栅极部分以及分隔区域填充从主表面延伸到栅极绝缘层的栅极沟槽的对应部分。
[0017]根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，桥接元件包括：桥接沟槽，从主表面延伸到分隔区域中以及解耦的栅极部分中；以及导电材料的桥接插塞，填充桥接沟槽。
[0018]本公开的另一方面提供了一种电子系统，包括：集成器件，集成器件包括：至少一
个MOS晶体管，被集成在半导体材料的管芯上，MOS 晶体管包括：多个单元，多个单元中的每个单元包括：源极区域；导电材料的栅极元件；以及电绝缘材料的栅极绝缘层，将栅极元件与管芯的半导体材料绝缘；源极接触件，与源极区域耦合；以及栅极接触件，与栅极元件耦合；其中多个单元中的一个或多个选择的单元包括：禁用结构，被插置在栅极元件的耦合的栅极部分与栅极元件的解耦的栅极部分之间，栅极元件的耦合的栅极部分与栅极接触件耦合，栅极元件的解耦的栅极部分与栅极接触件解耦，禁用结构具有高于MOS晶体管的阈本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成器件，其特征在于，包括：至少一个MOS晶体管，被集成在半导体材料的管芯上，所述MOS晶体管包括：多个单元，所述多个单元中的每个单元包括：源极区域；导电材料的栅极元件；以及电绝缘材料的栅极绝缘层，将所述栅极元件与所述管芯的所述半导体材料绝缘；源极接触件，与所述源极区域耦合；以及栅极接触件，与所述栅极元件耦合；其中所述多个单元中的一个或多个选择的单元包括：禁用结构，被插置在所述栅极元件的耦合的栅极部分与所述栅极元件的解耦的栅极部分之间，所述栅极元件的耦合的栅极部分与所述栅极接触件耦合，所述栅极元件的解耦的栅极部分与所述栅极接触件解耦，所述禁用结构具有高于所述MOS晶体管的阈值电压的干预电压。2.根据权利要求1所述的半导体集成器件，其特征在于，所述禁用结构被配置为：当所述MOS晶体管响应于被施加在所述栅极接触件与所述源极接触件之间的控制电压而被接通时，所述禁用结构处于非传导状况，所述控制电压在所述阈值电压与所述干预电压之间；或者在其它情况下，所述禁用结构处于传导状况。3.根据权利要求1所述的半导体集成器件，其特征在于，在所述选择的单元中的每个选择的单元中，所述禁用结构包括具有限定所述干预电压的反向击穿电压的二极管，当所述MOS晶体管被接通时所述二极管被配置为反向偏置，并且当所述MOS晶体管被关断时所述二极管被配置为正向偏置。4.根据权利要求3所述的半导体集成器件，其特征在于，所述管芯具有第一传导类型并且具有主表面，所述MOS晶体管包括：至少一个本体区域，具有第二传导类型，从所述主表面延伸到所述管芯中；以及所述多个单元中的每个单元包括：所述源极区域，具有所述第一传导类型，从所述主表面延伸到所述本体区域中；栅极沟槽，从所述主表面延伸到所述本体区域中以及所述管芯的所述半导体材料中；所述栅极绝缘层，涂覆所述栅极沟槽；以及所述栅极元件，填充被涂覆有所述栅极绝缘层的所述栅极沟槽。5.根据权利要求4所述的半导体集成器件，其特征在于，所述管芯具有与所述主表面相对的另外的主表面，所述MOS晶体管包括：漏极区域，具有所述第一传导类型，从所述另外的主表面延伸到所述管芯中。6.根据权利要求4所述的半导体集成器件，其特征在于，在所述选择的单元中的每个选择的单元中，所述栅极元件包括：由所述第一传导类型或所述第二传导类型中的一个传导类型组成的栅极传导类型的半导体材料的所述耦合的栅极部分；所述栅极传导类型的半导体材料的所述解耦的栅极部分；以及所述禁用结构，包括：
与所述栅极传导类型相对的分隔传导类型的半导体材料的分隔区域，将所述耦合的栅极部分与所述解耦的栅极部分分隔，所述分隔区域以及所述耦合的栅极部分限定所述二极管，并且所述分隔区域以及所述解耦的栅极部分限定与所述二极管反向串联连接的另外的二极管；以及导电材料的桥接元件，被连接在所述分隔区域与所述解耦的栅极部分之间，所述桥接元件使所述另外的二极管短路。7.根据权利要求6所述的半导体集成器件，其特征在于，在所述选择的单元中的每个选择的单元中，所述耦合的栅极部分、所述解耦的栅极部分以及所述分隔区域填充从所述主表面延伸到所述栅极绝缘层的所述栅极沟槽的对应部分。8.根据权利要求7所述的半导体集成器件，其特征在于，在所述选择的单元中的每个选择的单元中，所述桥接元件包括：桥接沟槽，从所述主表面延伸到所述分隔区域中以及所述解耦的栅极部分中；以及导电材料的桥接插塞，填充所述桥接沟槽。9.一种...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：