混合多堆叠半导体器件及其制造方法技术

提供一种混合多堆叠半导体器件及其制造方法。该混合多堆叠半导体器件包括纳米片堆叠和形成在纳米片堆叠之上的鳍式场效应晶体管(finFET)堆叠，其中纳米片堆叠包括形成在衬底之上并被第一栅极结构围绕的多个纳米片层，其中finFET堆叠包括被第二栅极结构围绕的至少一个鳍结构，其中所述至少一个鳍结构具有相对于纳米片堆叠的自对准形式，使得在所述至少一个鳍结构的最左侧表面与纳米片堆叠的左侧表面之间的左水平距离等于在所述至少一个鳍结构的最右侧表面与纳米片堆叠的右侧表面之间的右水平距离。的右水平距离。的右水平距离。

【技术实现步骤摘要】
混合多堆叠半导体器件及其制造方法


[0001]与本公开的示例实施方式一致的装置和方法涉及半导体器件的沟道结构，更具体地，涉及鳍式场效应晶体管(finFET)和诸如纳米片晶体管的全环绕栅极晶体管的自对准沟道结构。

技术介绍

[0002]由于实现具有改善性能的更小尺寸的晶体管，电子设备中的集成电路(IC)元件的增大的密度已经变得良好。传统的平面场效应晶体管(FET)已经演变为finFET和全环绕栅极晶体管结构(诸如纳米片晶体管，其也可以被称为多桥沟道场效应晶体管(MBCFET))，以努力在半导体器件的单位面积中集中更多的晶体管。
[0003]近来，研究已经集中在如何以三维(3D)结构构建finFET和纳米片晶体管以进一步增大晶体管结构的密度。
[0004]在本
技术介绍
部分中公开的信息在实现本申请的实施方式之前已经为专利技术人所知，或者是在实现本实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。

技术实现思路

[0005]本公开提供具有自对准纳米片堆叠和/或finFET堆叠的自对准鳍结构的混合多堆叠半导体器件。
[0006]根据一实施方式，提供一种混合多堆叠半导体器件，其包括纳米片堆叠和形成在纳米片堆叠之上的finFET堆叠，其中纳米片堆叠包括形成在衬底之上的多个纳米片层以及围绕所述多个纳米片层的第一栅极结构，其中finFET堆叠包括至少一个鳍结构以及围绕所述至少一个鳍结构的第二栅极结构，以及其中在所述至少一个鳍结构的最左侧表面与纳米片堆叠的左侧表面之间的左水平距离等于在所述至少一个鳍结构的最右侧表面与纳米片堆叠的右侧表面之间的右水平距离。
[0007]根据一实施方式，提供一种混合多堆叠半导体器件，其包括纳米片堆叠和形成在纳米片堆叠之上的finFET堆叠，其中纳米片堆叠包括形成在衬底之上的多个纳米片层以及围绕所述多个纳米片层的第一栅极结构，其中finFET堆叠包括至少一个鳍结构以及围绕所述至少一个鳍结构的第二栅极结构，以及所述多个纳米片层在沟道宽度方向上具有与第二栅极结构相同的宽度。
[0008]根据一实施方式，提供一种制造混合多堆叠半导体器件的方法。该方法可以包括：提供包括交替形成在衬底之上的多个牺牲层和多个纳米片层的纳米片堆叠、以及在纳米片堆叠之上形成的finFET堆叠；形成层间电介质(ILD)层，其接触finFET堆叠的侧表面和纳米片堆叠的侧表面；去除finFET堆叠的上部以形成初始鳍结构(其是高度减小的finFET堆叠)、以及在初始鳍结构上和在ILD层之间的凹陷，并在暴露于该凹陷的ILD层的内侧表面上添加具有预定厚度的间隔物层使得该凹陷的宽度被减小；在宽度减小的凹陷中在初始鳍结
构上形成至少一个掩模层，使得所述至少一个掩模层接触间隔物层的暴露于宽度减小的凹陷的内侧表面；去除ILD层和间隔物层，其中在所述至少一个掩模层的最左侧表面与纳米片堆叠的左侧表面之间的左水平距离等于在所述至少一个掩模层的最右侧表面与纳米片堆叠的右侧表面之间的右水平距离。
[0009]根据一实施方式，提供一种制造混合多堆叠半导体器件的方法。该方法可以包括：提供纳米片堆叠，该纳米片堆叠包括交替形成在衬底之上的多个牺牲层和多个纳米片层；在纳米片堆叠之上形成至少一个沟道结构；在所述至少一个沟道结构上沉积栅极掩蔽层以形成finFET堆叠，使得栅极掩蔽层形成在所述至少一个沟道结构的顶表面和侧表面上并在纳米片堆叠之上向外扩展以形成栅极掩蔽层的具有比栅极掩蔽层的其它部分小的厚度的向外延伸部分，其中在所述至少一个沟道结构的两侧且除了所述向外延伸部分之外的栅极掩蔽层在沟道宽度方向上具有相同的宽度；去除栅极掩蔽层的向外延伸部分；以及蚀刻在栅极掩蔽层的向外延伸部分下面的纳米片堆叠，使得纳米片堆叠的侧表面与finFET堆叠的侧表面共面。
[0010]以上实施方式可以提供混合多堆叠半导体器件，其具有形成在纳米片堆叠之上的finFET堆叠的稳定和平衡的鳍结构，以及此外，纳米片堆叠的纳米片层的宽度由finFET堆叠的鳍结构的数量和尺寸(诸如鳍结构自身的宽度和/或在鳍结构之间的节距)来控制。
附图说明
[0011]从以下结合附图的详细描述，本专利技术构思的示例实施方式将被更清楚地理解，附图中：
[0012]图1示出根据一实施方式的混合多堆叠半导体器件的简化剖视图；
[0013]图2A至图2L示出根据实施方式的混合多堆叠半导体器件在其制造工艺期间的多个步骤的简化剖视图，该制造工艺包括使finFET堆叠相对于形成在finFET堆叠下面的纳米片堆叠自对准；
[0014]图3A至图3F示出根据实施方式的另一混合多堆叠半导体器件在其制造工艺期间的多个步骤的简化剖视图，该制造工艺包括使finFET堆叠相对于形成在finFET堆叠下面的纳米片堆叠自对准；
[0015]图4A至图4E示出根据实施方式的混合多堆叠半导体器件在其制造工艺期间的多个步骤的简化剖视图，该制造工艺包括使纳米片堆叠相对于形成在纳米片堆叠之上的finFET堆叠自对准；
[0016]图5示出根据实施方式的参照图2A至图2L到图3A至图3F制造混合多堆叠半导体器件的方法的流程图；
[0017]图6示出根据实施方式的参照图4A至图4E制造混合多堆叠半导体器件的方法的流程图；
[0018]图7示出根据一实施方式的半导体模块的示意性平面图；以及
[0019]图8示出根据一实施方式的电子系统的示意性框图。
具体实施方式
[0020]这里描述的实施方式都是示例实施方式，因此，本专利技术构思不限于此，并可以以各
种其它形式来实现。不排除以下描述中提供的每个实施方式与也在这里提供的或这里未提供但是与本专利技术构思一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在特定示例或实施方式中描述的事项没有在与其不同的示例或实施方式中描述，该事项也可以被理解为与所述不同的示例或实施方式相关或结合，除非在其描述中另外地说明。此外，应当理解，对本专利技术构思的原理、方面、示例和实施方式的所有描述旨在涵盖其结构和功能等同物。此外，这些等同物应当被理解为不仅包括当前众所周知的等同物，而且包括将来开发的等同物，也就是，所有被专利技术来执行相同功能的器件而不管其结构如何。例如，这里描述的MOSFET可以采取不同类型或形式的晶体管，只要本专利技术构思可以应用到其。
[0021]将理解，当半导体器件的一元件、部件、层、图案、结构、区域等(在下文统称为“元件”)被称为“在”该半导体器件的另一元件“之上”、“上方”、“上”、“下方”、“下面”、“之下”、“连接到”或“联接到”该半导体器件的另一元件时，它可以直接在所述另一元件之上、上方、上、下方、下面、之下、直接连接到或联接到所述另一元件，或者可以存在(多个)居间元件。相反，当半导体器件的一元件被称为“直接在”该半导体器件的另一元件“之上”、“上方”、“上”、“下方”、“下面”、“之下”、“直接连接到”或“直接联接到”该半导体器件的另一元件时，不存在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种混合多堆叠半导体器件，包括纳米片堆叠和形成在所述纳米片堆叠之上的鳍式场效应晶体管(finFET)堆叠，其中所述纳米片堆叠包括形成在衬底之上的多个纳米片层以及围绕所述多个纳米片层的第一栅极结构，其中所述finFET堆叠包括至少一个鳍结构以及围绕所述至少一个鳍结构的第二栅极结构，以及其中在所述至少一个鳍结构的最左侧表面与所述纳米片堆叠的左侧表面之间的左水平距离等于在所述至少一个鳍结构的最右侧表面与所述纳米片堆叠的右侧表面之间的右水平距离。2.根据权利要求1所述的混合多堆叠半导体器件，其中所述至少一个鳍结构包括两个或更多个鳍结构，以及其中在所述两个或更多个鳍结构当中的最左侧鳍结构的左侧表面与所述纳米片堆叠的所述左侧表面之间的所述左水平距离等于在所述两个或更多个鳍结构当中的最右侧鳍结构的右侧表面与所述纳米片堆叠的所述右侧表面之间的所述右水平距离。3.根据权利要求2所述的混合多堆叠半导体器件，其中所述两个或更多个鳍结构具有相对于所述纳米片堆叠的所述左侧表面和所述右侧表面的自对准形式。4.根据权利要求1所述的混合多堆叠半导体器件，其中所述至少一个鳍结构具有相对于所述纳米片堆叠的所述左侧表面和所述右侧表面的自对准形式。5.一种混合多堆叠半导体器件，包括纳米片堆叠和形成在所述纳米片堆叠之上的鳍式场效应晶体管(finFET)堆叠，其中所述纳米片堆叠包括形成在衬底之上的多个纳米片层以及围绕所述多个纳米片层的第一栅极结构，其中所述finFET堆叠包括至少一个鳍结构以及围绕所述至少一个鳍结构的第二栅极结构，以及其中所述多个纳米片层在沟道宽度方向上具有与所述第二栅极结构相同的宽度。6.根据权利要求5所述的混合多堆叠半导体器件，其中所述纳米片堆叠具有相对于所述第二栅极结构的自对准形式。7.根据权利要求5所述的混合多堆叠半导体器件，其中所述纳米片堆叠或所述纳米片层的宽度与被所述第二栅极结构围绕的所述至少一个鳍结构的数量和当所述至少一个鳍结构包括两个或更多个鳍结构时在所述两个或更多个鳍结构之间的节距中的至少一个成比例。8.根据权利要求5所述的混合多堆叠半导体器件，其中所述纳米片堆叠或所述纳米片层具有相对于所述第二栅极结构或所述至少一个鳍结构的自对准形式。9.根据权利要求5所述的混合多堆叠半导体器件，其中所述第二栅极结构具有相对于所述至少一个鳍结构的自对准形式。10.根据权利要求8所述的混合多堆叠半导体器件，其中所述纳米片堆叠具有比所述第二栅极结构大的宽度。11.根据权利要求5所述的混合多堆叠半导体器件，其中所述纳米片堆叠具有比所述第二栅极结构大的宽度。
12.一种制造混合多堆叠半导体器件的方法，所述方法包括：提供纳米片堆叠，所...

【专利技术属性】
技术研发人员：宋昇炫，洪炳鹤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：