混合多堆叠半导体器件及其制造方法技术

提供一种混合多堆叠半导体器件及其制造方法。该混合多堆叠半导体器件包括纳米片堆叠和形成在纳米片堆叠之上的鳍式场效应晶体管(finFET)堆叠，其中纳米片堆叠包括形成在衬底之上并被第一栅极结构围绕的多个纳米片层，其中finFET堆叠包括被第二栅极结构围绕的至少一个鳍结构，其中所述至少一个鳍结构具有相对于纳米片堆叠的自对准形式，使得在所述至少一个鳍结构的最左侧表面与纳米片堆叠的左侧表面之间的左水平距离等于在所述至少一个鳍结构的最右侧表面与纳米片堆叠的右侧表面之间的右水平距离。的右水平距离。的右水平距离。

【技术实现步骤摘要】
混合多堆叠半导体器件及其制造方法


[0001]与本公开的示例实施方式一致的装置和方法涉及半导体器件的沟道结构，更具体地，涉及鳍式场效应晶体管(finFET)和诸如纳米片晶体管的全环绕栅极晶体管的自对准沟道结构。

技术介绍

[0002]由于实现具有改善性能的更小尺寸的晶体管，电子设备中的集成电路(IC)元件的增大的密度已经变得良好。传统的平面场效应晶体管(FET)已经演变为finFET和全环绕栅极晶体管结构(诸如纳米片晶体管，其也可以被称为多桥沟道场效应晶体管(MBCFET))，以努力在半导体器件的单位面积中集中更多的晶体管。
[0003]近来，研究已经集中在如何以三维(3D)结构构建finFET和纳米片晶体管以进一步增大晶体管结构的密度。
[0004]在本
技术介绍
部分中公开的信息在实现本申请的实施方式之前已经为专利技术人所知，或者是在实现本实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。

技术实现思路

[0005]本公开提供具有自对准纳米片堆叠和/或finFET堆叠的自对准鳍结构的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种混合多堆叠半导体器件，包括纳米片堆叠和形成在所述纳米片堆叠之上的鳍式场效应晶体管(finFET)堆叠，其中所述纳米片堆叠包括形成在衬底之上的多个纳米片层以及围绕所述多个纳米片层的第一栅极结构，其中所述finFET堆叠包括至少一个鳍结构以及围绕所述至少一个鳍结构的第二栅极结构，以及其中在所述至少一个鳍结构的最左侧表面与所述纳米片堆叠的左侧表面之间的左水平距离等于在所述至少一个鳍结构的最右侧表面与所述纳米片堆叠的右侧表面之间的右水平距离。2.根据权利要求1所述的混合多堆叠半导体器件，其中所述至少一个鳍结构包括两个或更多个鳍结构，以及其中在所述两个或更多个鳍结构当中的最左侧鳍结构的左侧表面与所述纳米片堆叠的所述左侧表面之间的所述左水平距离等于在所述两个或更多个鳍结构当中的最右侧鳍结构的右侧表面与所述纳米片堆叠的所述右侧表面之间的所述右水平距离。3.根据权利要求2所述的混合多堆叠半导体器件，其中所述两个或更多个鳍结构具有相对于所述纳米片堆叠的所述左侧表面和所述右侧表面的自对准形式。4.根据权利要求1所述的混合多堆叠半导体器件，其中所述至少一个鳍结构具有相对于所述纳米片堆叠的所述左侧表面和所述右侧表面的自对准形式。5.一种混合多堆叠半导体器件，包括纳米片堆叠和形成在所述纳米片堆叠之上的鳍式场效应晶体管(finFET)堆叠，其中所述纳米片堆叠包括形成在衬底之上的多个纳米片层以及围绕所述多个纳米片层的第一栅极结构，其中所述finFET堆叠包括至少一个鳍结构以及围绕所述至少一个鳍结构的第二栅极结构，以及其中所述多个纳米片层在沟道宽度方向上具有与所述第二栅极结构相同的宽度。6.根据权利要求5所述的混合多堆叠半导体器件，其中所述纳米片堆叠具有相对于所述第二栅极结构的自对准形式。7.根据权利要求5所述的混合多堆叠半导体器件，其中所述纳米片堆叠或所述纳米片层的宽度与被所述第二栅极结构围绕的所述至少一个鳍结构的数量和当所述至少一个鳍结构包括两个或更多个鳍结构时在所述两个或更多个鳍结构之间的节距中的至少一个成比例。8.根据权利要求5所述的混合多堆叠半导体器件，其中所述纳米片堆叠或所述纳米片层具有相对于所述第二栅极结构或所述至少一个鳍结构的自对准形式。9.根据权利要求5所述的混合多堆叠半导体器件，其中所述第二栅极结构具有相对于所述至少一个鳍结构的自对准形式。10.根据权利要求8所述的混合多堆叠半导体器件，其中所述纳米片堆叠具有比所述第二栅极结构大的宽度。11.根据权利要求5所述的混合多堆叠半导体器件，其中所述纳米片堆叠具有比所述第二栅极结构大的宽度。
12.一种制造混合多堆叠半导体器件的方法，所述方法包括：提供纳米片堆叠，所...

【专利技术属性】
技术研发人员：宋昇炫，洪炳鹤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：