本发明专利技术抑制具备使用将P型多晶硅作为栅电极的增强型晶体管的基准电压电路的半导体装置在高温放置试验中的阈值电压偏移。作为具备基准电压电路的半导体装置，其具备将P型多晶硅作为第1栅电极的增强型晶体管和将N型多晶硅作为第2栅电极的耗尽型晶体管，前述增强型晶体管具有经由前述第1栅电极上部的层间绝缘膜来覆盖前述第1栅电极并局部地设置的非透水性膜和具有比前述第1栅电极更大且比前述非透水性膜更小的开口部的、覆盖前述非透水性膜的周围而设置的氮化膜，前述耗尽型晶体管具有直接设置于前述第2栅电极的上部的层间绝缘膜的、无间隙地覆盖前述耗尽型晶体管的氮化膜。无间隙地覆盖前述耗尽型晶体管的氮化膜。无间隙地覆盖前述耗尽型晶体管的氮化膜。
【技术实现步骤摘要】
具备基准电压电路的半导体装置
[0001]本专利技术涉及具备基准电压电路的半导体装置，该基准电压电路具有具备P型栅电极的N型MOS晶体管。
技术介绍
[0002]能够使用 2个N型MOS晶体管（增强型和耗尽型）来构成针对电源电压的变动输出一定电压的基准电压电路。
[0003]在基准电压电路中，大多要求抑制温度导致的输出电压的变动。于是，如专利文献1所示，存在如下的方法：在构成基准电压电路（Vref电路）的2个N型MOS晶体管（增强型和耗尽型）中，使沟道区域的杂质浓度相同，同时对构成栅电极的多晶硅的导电类型而言，将以往相同的N型多晶硅，仅使增强型晶体管的栅电极成为导电类型为P型多晶硅。利用因栅电极的导电类型差异而带来的功函数的差，对作为栅电极具有含有P型导电类型的多晶硅的增强型MOS晶体管和作为栅电极具有含有N型导电类型的多晶硅的耗尽型MOS晶体管的阈值电压（Vth）设置差，从而产生基准电压。
[0004]在此情况下，沟道区域的杂质浓度相同，因而温度变化对两个晶体管的阈值电压给予的影响也变得相同，能够抑制从两个晶体管的阈值的差得到的基准电压的变动。
[0005]以下，将由具有P型导电类型的多晶硅构成的栅电极称为P型栅电极，将由具有N型导电类型的多晶硅构成的栅电极称为N型栅电极，将作为栅电极具有含有P型导电类型的多晶硅的MOS晶体管称为P型栅电极MOS晶体管，将作为栅电极具有含有N型导电类型的多晶硅的MOS晶体管称为N型栅电极MOS晶体管。而且，将使用P型栅电极MOS晶体管和N型栅电极MOS晶体管来构成的Vref电路称为利用相异栅极的Vref电路。
[0006]【在先技术文献】【专利文献】【专利文献1】日本特开2008
‑
293409号公报。
技术实现思路
[0007]【专利技术要解决的课题】在为了评价利用该相异栅极的Vref电路的可靠性而设定比实际使用更严格的环境条件并实施的加速试验之一即高温放置试验中，可知P型栅电极MOS晶体管有时会引发阈值电压偏移这一情况。由于该偏移基准电压会变动，造成长期可靠性试验中的IC特性偏移。作为引起阈值电压偏移的原因之一，可列举氢的影响。但是，该阈值电压偏移量微小至几毫伏，但在要求从阈值电压得到的基准电压的高度稳定性的应用中不可忽视。
[0008]于是，本专利技术将提供具备利用了能够抑制高温放置试验中在P型栅电极MOS晶体管中产生的阈值电压偏移的晶体管的构造的、基准电压电路的半导体装置作为课题。
[0009]【用于解决课题的方案】为了解决上述课题，本专利技术的实施方式所涉及的具备基准电压电路的半导体装置
采取以下的构成。即，作为具备基准电压电路的半导体装置，其包括作为第1栅电极存在具有P型导电类型的多晶硅的增强型MOS晶体管和作为第2栅电极存在具有N型导电类型的多晶硅的耗尽型MOS晶体管，其特征在于，前述增强型MOS晶体管具有经由在前述第1栅电极的上部配置的层间绝缘膜来覆盖前述第1栅电极并局部地设置的非透水性膜和具有在俯视观察下设置成比前述第1栅电极更大且比前述非透水性膜更小的开口部的、以覆盖前述非透水性膜的周围的方式设置的氮化膜，前述耗尽型MOS晶体管具有直接设置于在前述第2栅电极的上部配置的层间绝缘膜的、在俯视观察下无间隙地覆盖前述耗尽型MOS晶体管的氮化膜。
[0010]【专利技术的效果】关于本专利技术所涉及的具备基准电压电路的半导体装置，在P型栅电极MOS晶体管中，将作为成为氢扩散（其是高温放置试验中引起阈值电压偏移的主要原因）的根源的保护膜的氮化膜从P型栅电极的上部除去，从而抑制氢的扩散，抑制高温放置导致的界面态的变动。即使不实施过程变更，也能够简便地抑制IC特性变动。将氮化膜除去的范围是局部的，氮化膜被除去的开口部下方是非透水性膜，因而充分地抑制水分的侵入，无需担忧会招致可靠性的下降。
附图说明
[0011]图1是本专利技术的第1实施方式所涉及的具备基准电压电路的半导体装置的俯视图。
[0012]图2是沿着图1的剖切线A的剖面示意图。
[0013]图3是沿着图1的剖切线B的剖面示意图。
[0014]图4是第1实施方式所涉及的基准电压电路的等效电路图。
[0015]图5是高温放置试验中的偏移量的比较图。
[0016]图6是本专利技术的第2实施方式所涉及的具备基准电压电路的半导体装置的示意剖面图。
[0017]图7是本专利技术的第3实施方式所涉及的具备基准电压电路的半导体装置的示意剖面图。
具体实施方式
[0018]以下，参照附图来对本专利技术的实施方式进行说明。
[0019]图1是具备本专利技术的第1实施方式所涉及的基准电压电路的半导体装置的俯视图。图2是沿着图1的剖切线A的剖面示意图，图3是沿着图1的剖切线B的剖面示意图。
[0020]如图1所示，具备基准电压电路的半导体装置100具有增强型MOS晶体管1和耗尽型MOS晶体管2。增强型MOS晶体管1和耗尽型MOS晶体管2的导电类型均为N型，有时也被称为N沟道。
[0021]如图2和图3所示，增强型MOS晶体管1设置于在N型衬底7配置的P型阱8的表面，夹着经由栅极氧化膜设置的P型栅电极3而设置有均为N型高浓度层的源极9A和漏极9B。覆盖P型栅电极3而设置有中间绝缘膜10，在中间绝缘膜10上设置有第1金属布线11。覆盖第1金属布线11而设置有层间绝缘膜12，在其上覆盖P型栅电极3而局部地配置有非透水性膜5。非透水性膜5从开口部6的周围到外侧被配置于层间绝缘膜12上的最终保护膜13覆盖，但设置于
非透水性膜5的上表面的开口部6未被最终保护膜13覆盖。最终保护膜13在非透水性膜5上具有开口部6，使非透水性膜5的表面露出。
[0022]如从图1可以看出，在俯视观察下，非透水性膜5覆盖P型栅电极3的整个表面，因而比P型栅电极3更大。另外，开口部6设置得比P型栅电极3更大，以便在内侧包括P型栅电极3的整个表面，但由于开口部6设置于非透水性膜5的内侧，因而比非透水性膜5更小。
[0023]如图2所示，耗尽型MOS晶体管2设置于与设置有增强型MOS晶体管1的P型阱8不同的、配置于N型衬底7的其它P型阱8的表面，夹着经由栅极氧化膜设置的N型栅电极4而设置有均为N型高浓度层的源极9C和漏极9D。覆盖N型栅电极4而设置有中间绝缘膜10，在中间绝缘膜10上设置有第1金属布线11。覆盖第1金属布线11而设置有层间绝缘膜12，且被配置于层间绝缘膜12上的最终保护膜13覆盖整个表面。在覆盖耗尽型MOS晶体管2的最终保护膜13并未设置有开口部6，因而耗尽型MOS晶体管2被最终保护膜13无间隙地覆盖整个表面。
[0024]如图1所示，增强型MOS晶体管1的漏极9B通过第1金属布线11连接至耗尽型MOS晶体管2的源极9C。增强型MOS晶体管1的P型栅电极3和耗尽型MOS晶体管2的N型栅电极4也通过相同金属布线连接而成为相同电位。通常，增强型MOS晶体管1的源极9A连接至接地电位的布线，耗尽型MOS晶体管2的漏本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种具备基准电压电路的半导体装置，其是具备具有增强型MOS晶体管和耗尽型MOS晶体管的基准电压电路的半导体装置，所述增强型MOS晶体管具有：具有第1沟道长度方向和第1沟道宽度方向的第1沟道区域；和作为第1栅电极覆盖所述第1沟道区域并具有P型导电类型的多晶硅，所述耗尽型MOS晶体管具有：具有第2沟道长度方向和第2沟道宽度方向的第2沟道区域；和作为第2栅电极覆盖所述第2沟道区域并具有N型导电类型的多晶硅，其特征在于，所述增强型MOS晶体管具有：经由在所述第1栅电极的上部配置的层间绝缘膜来覆盖所述第1栅电极并局部地设置的非透水性膜；和在俯视观察下包括所述第1栅电极并具有设置成比所述非透水性膜更小的开口部的、以覆盖所述非透水性膜的周围的方式设置的氮化膜，所述耗尽型MOS晶体管具有：直接设置于在所述第2栅电极的上部配置的层间绝缘膜的、在俯视观察下无间隙地覆盖所述耗尽型MOS晶体管的氮化膜。2.根据权利要求1所述的具备基准电压电路的半导体装置，其特征在于，所述开口部在所述第1沟道宽度方向上比所述第1沟道宽度更长，在所述第1沟道长度方向上比所述第1沟道长度更短。3.一种具备基准电压电路的半导体装置，其是具备具有增强型MOS晶体管和耗尽型MOS晶体管的基准电压电路的半导体装置，所述增强...
【专利技术属性】
技术研发人员：小山威，长谷川尚，加藤伸二郎，川端康平，
申请(专利权)人：艾普凌科有限公司，
类型：发明
国别省市：
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