集成电路器件制造技术

一种集成电路器件包括：鳍型有源区，设置在衬底上并且沿第一水平方向延伸；栅极线，设置在所述鳍型有源区上并且沿与所述第一水平方向相交的第二水平方向延伸，所述栅极线包括连接突出部分和主栅极部分，所述连接突出部分包括处于距所述衬底的第一垂直高度处的突出顶表面，所述主栅极部分包括自所述连接突出部分起沿所述第二水平方向延伸的凹陷顶表面，所述凹陷顶表面处于低于所述第一垂直高度的第二垂直高度处；栅极接触，设置在所述栅极线上并且连接到所述连接突出部分；源极/漏极区，设置在所述鳍型有源区上并且与所述栅极线相邻设置；和源极/漏极接触，设置在所述源极/漏极区上。区上。区上。

【技术实现步骤摘要】
集成电路器件
[0001]相关申请的交叉引用
[0002]本申请基于并要求于2020年11月26日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0161185的优先权，其公开内容通过引用整体并入本文。


[0003]本专利技术构思涉及集成电路器件，更具体地，涉及包括场效应晶体管的集成电路器件。

技术介绍

[0004]近来，由于集成电路器件的尺寸缩小已经迅速完成，可能需要在集成电路器件中确保运行的准确性以及快速的运行速度。因此，可能需要开发用于集成电路器件的技术，其中，通过在相对小的面积中减小导电区域占据的面积来减小不期望的寄生电容。因此，提高可靠性。

技术实现思路

[0005]本专利技术构思提供了一种集成电路器件，其中，在包括具有基于尺寸缩小而减小的面积的器件区域的集成电路器件中，通过减小导电区域占据的面积来减小不期望的寄生电容。因此，提高了可靠性。
[0006]根据本专利技术构思的一方面，提供了一种集成电路器件，其包括：鳍型有源区，所述鳍型有源区设置在衬底上并且沿第一水平方向延伸；以及栅极线，所述栅极线设置在所述鳍型有源区上并且沿与所述第一水平方向相交的第二水平方向延伸，所述栅极线包括：连接突出部分，所述连接突出部分包括处于距所述衬底的第一垂直高度处的突出顶表面；以及主栅极部分，所述主栅极部分包括自所述连接突出部分起沿所述第二水平方向延伸的凹陷顶表面，所述凹陷顶表面处于低于所述第一垂直高度的第二垂直高度处。所述集成电路器件还包括：栅极接触，所述栅极接触设置在所述栅极线上并且连接到所述连接突出部分；源极/漏极区，所述源极/漏极区设置在所述鳍型有源区上并且与所述栅极线相邻设置；和源极/漏极接触，所述源极/漏极接触设置在所述源极/漏极区上，所述源极/漏极接触包括处于高于所述第一垂直高度的第三垂直高度处的最上表面。
[0007]根据本专利技术构思的另一方明，提供了一种集成电路器件，其包括：衬底，所述衬底包括第一区域和与所述第一区域分开设置的第二区域；第一鳍型有源区，所述第一鳍型有源区位于所述第一区域中并沿第一水平方向延伸；第一栅极线，所述第一栅极线位于所述第一区域中并沿与所述第一水平方向相交的第二水平方向延伸，所述第一栅极线包括处于距所述衬底的第一垂直高度处的顶表面。所述集成电路器件还包括第二鳍型有源区，所述第二鳍型有源区位于所述第二器件区域中并沿所述第一水平方向延伸；和第二栅极线，所述第二栅极线位于所述第二区域中并沿所述第二水平方向延伸，所述第二栅极线包括处于低于所述第一垂直高度的第二垂直高度处的凹陷顶表面。
[0008]根据本专利技术构思的另一方面，提供了一种集成电路器件，包括：衬底，所述衬底包括第一器件区域和与所述第一器件区域分开设置的第二器件区域；第一鳍型有源区，所述第一鳍型有源区位于所述第一器件区域中并沿第一水平方向延伸；以及第二鳍型有源区，所述第二鳍型有源区位于所述第二器件区域中并沿所述第一水平方向延伸。所述集成电路器件还包括：第一纳米片堆叠，所述第一纳米片堆叠包括至少一个第一纳米片，所述至少一个第一纳米片面向所述第一鳍型有源区的第一鳍顶表面并且在垂直方向上与所述第一鳍顶表面分开设置；以及第二纳米片堆叠，所述第二纳米片堆叠包括至少一个第二纳米片，所述至少一个第二纳米片面向所述第二鳍型有源区的第二鳍顶表面并且在所述垂直方向上与所述第二鳍顶表面分开设置。所述集成电路器件还包括栅极线，所述栅极线包括：连接突出部分，所述连接突出部分位于所述第一器件区域和所述第二器件区域中并在与所述第一水平方向相交的第二水平方向上延伸，所述连接突出部分包括处于距所述衬底的第一垂直高度处的突出顶表面；和主栅极部分，所述主栅极部分包括自所述连接突出部分起沿所述第二水平方向延伸的凹陷顶表面，所述凹陷顶表面处于低于所述第一垂直高度的第二垂直高度处。所述集成电路器件还包括：多个子栅极部分，所述多个子栅极部分连接到所述主栅极部分作为一体，并且包围所述第一纳米片堆叠和所述第二纳米片堆叠；栅极接触，所述栅极接触设置在所述栅极线上并且接触所述连接突出部分；源极/漏极区，所述源极/漏极区设置在所述第一鳍型有源区和所述第二鳍型有源区当中的一者上并且与所述栅极线相邻设置；和源极/漏极接触，所述源极/漏极接触设置在所述源极/漏极区上，所述源极/ 漏极接触包括处于高于所述第一垂直高度的第三垂直高度处的最上表面。
附图说明
[0009]通过结合附图进行的以下详细描述，将更清楚地理解本专利技术构思的实施例，在附图中：
[0010]图1是示出根据实施例的集成电路器件的一些元件的俯视布局图；
[0011]图2A是示出沿着图1的线X1
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X1'截取的截面表面的一些元件的截面图；
[0012]图2B是示出沿着图1的线X2
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X2'截取的截面表面的一些元件的截面图；
[0013]图2C是示出沿着图1的线Y1
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Y1'截取的截面表面的一些元件的截面图；
[0014]图2D是示出沿着图1的线Y2
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Y2'截取的截面表面的一些元件的截面图；
[0015]图3是用于描述根据其他实施例的集成电路器件的截面图；
[0016]图4A和图4B是用于描述根据其他实施例的集成电路器件的截面图；
[0017]图5是用于描述根据其他实施例的集成电路器件的截面图；
[0018]图6A和图6B是用于描述根据其他实施例的集成电路器件的截面图；
[0019]图7是用于描述根据其他实施例的集成电路器件的截面图；
[0020]图8是用于描述根据其他实施例的集成电路器件的截面图；
[0021]图9是用于描述根据其他实施例的集成电路器件的截面图；
[0022]图10是用于描述根据其他实施例的集成电路器件的截面图；
[0023]图11是用于描述根据其他实施例的集成电路器件的截面图；
[0024]图12是用于描述根据其他实施例的集成电路器件的截面图；
[0025]图13A、图13B和图13C是用于描述根据其他实施例的集成电路器件的截面图；
[0026]图14是用于描述根据其他实施例的集成电路器件的截面图；
[0027]图15是用于描述根据其他实施例的集成电路器件的截面图；
[0028]图16是用于描述根据其他实施例的集成电路器件的截面图；
[0029]图17A、图17B和图17C是用于描述根据其他实施例的集成电路器件的截面图；
[0030]图18是根据实施例的集成电路器件的框图；
[0031]图19A、图19B和图19C是用于描述图18所示的集成电路器件的第一区域的一些元件的截面图；
[0032]图20A是用于描述根据实施例的集成电路器件的俯视布局图；
[0033]图20B是示出沿着图20A的线Y8
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Y8'截取的截面表面的一些元件的截面图；
[0034]图21A、图21B本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路器件，所述集成电路器件包括：鳍型有源区，所述鳍型有源区设置在衬底上并且沿第一水平方向延伸；栅极线，所述栅极线设置在所述鳍型有源区上并且沿与所述第一水平方向相交的第二水平方向延伸，所述栅极线包括：连接突出部分，所述连接突出部分包括处于距所述衬底的第一垂直高度处的突出顶表面，以及主栅极部分，所述主栅极部分包括自所述连接突出部分起沿所述第二水平方向延伸的凹陷顶表面，所述凹陷顶表面处于低于所述第一垂直高度的第二垂直高度处；栅极接触，所述栅极接触设置在所述栅极线上并且连接到所述连接突出部分；源极/漏极区，所述源极/漏极区设置在所述鳍型有源区上并且与所述栅极线相邻设置；和源极/漏极接触，所述源极/漏极接触设置在所述源极/漏极区上，所述源极/漏极接触包括处于高于所述第一垂直高度的第三垂直高度处的最上表面。2.根据权利要求1所述的集成电路器件，其中，所述衬底包括：器件区域；和器件间隔离区域，所述器件间隔离区域限定所述器件区域，其中，所述主栅极部分在所述器件区域和所述器件间隔离区域中沿所述第二水平方向延伸，并且其中，所述连接突出部分和所述栅极接触设置在所述器件区域中。3.根据权利要求1所述的集成电路器件，其中，所述衬底包括：器件区域；和器件间隔离区域，所述器件间隔离区域限定所述器件区域，其中，所述主栅极部分在所述器件区域和所述器件间隔离区域中沿所述第二水平方向延伸，并且其中，所述连接突出部分和所述栅极接触设置在所述器件间隔离区域中。4.根据权利要求1所述的集成电路器件，其中，所述衬底包括：第一器件区域；和第二器件区域，所述第二器件区域与所述第一器件区域分开设置，其中，所述连接突出部分设置在所述第一器件区域和所述第二器件区域当中的一者中，并且其中，所述凹陷顶表面设置在所述第一器件区域和所述第二器件区域当中的另一者中。5.根据权利要求1所述的集成电路器件，其中，所述栅极接触和所述源极/漏极接触交错布置，从而在所述第一水平方向上不布置在一条直线上。6.根据权利要求1所述的集成电路器件，其中，所述栅极接触和所述源极/漏极接触在所述第一水平方向上设置在一条直线上。7.根据权利要求1所述的集成电路器件，所述集成电路器件还包括覆盖所述连接突出部分的所述突出顶表面和所述主栅极部分的所述凹陷顶表面的覆盖绝缘图案，其中，所述栅极接触穿过所述覆盖绝缘图案设置并且接触所述突出顶表面。
8.根据权利要求1所述的集成电路器件，所述集成电路器件还包括面向所述鳍型有源区的鳍顶表面并在垂直方向上与所述鳍顶表面分开设置的纳米片堆叠，所述纳米片堆叠包括距所述鳍顶表面具有不同的垂直距离的多个纳米片，其中，所述栅极线还包括至少一个子栅极部分，所述至少一个子栅极部分连接到所述主栅极部分作为一体，并且介于所述多个纳米片当中的两个相邻的纳米片之间，并且其中，所述凹陷顶表面在所述垂直方向上高于所述纳米片堆叠的顶表面。9.根据权利要求1所述的集成电路器件，所述集成电路器件还包括面向所述鳍型有源区的鳍顶表面并在垂直方向上与所述鳍顶表面分开设置的纳米片堆叠，所述纳米片堆叠包括距所述鳍顶表面具有不同的垂直距离的多个纳米片，其中，所述凹陷顶表面所处的垂直高度低于或等于所述纳米片堆叠的顶表面的垂直高度。10.根据权利要求1所述的集成电路器件，所述集成电路器件还包括：纳米片堆叠，所述纳米片堆叠包括至少一个纳米片，所述至少一个纳米片面向所述鳍型有源区的鳍顶表面并且与所述鳍顶表面分开设置；和栅极电介质层，所述栅极电介质层包括覆盖所述至少一个纳米片的表面的第一部分，其中，所述凹陷顶表面所处的垂直高度低于或等于所述栅极电介质层的所述第一部分的顶表面的垂直高度。11.根据权利要求1所述的集成电路器件，其中，所述衬底包括：第一器件区域；和第二器件区域，所述第二器件区域与所述第一器件区域分开设置，其中，所述鳍型有源区包括：第一鳍型有源区，所述第一鳍型有源区位于所述第一器件区域中并沿所述第一水平方向延伸；和第二鳍型有源区，所述第二鳍型有源区位于所述第二器件区域中并沿所述第一水平方向延伸，其中，所述集成电路器件还包括：第一纳米片堆叠，所述第一纳米片堆叠包括至少一个第一纳米片，所述至少一个第一纳米片面向所述第一鳍型有源区的第一鳍顶表面并且在垂直方向上与所述第一鳍顶表面分开设置，所述至少一个第一纳米片被所述栅极线包围；第二纳米片堆叠，所述第二纳米片堆叠包括至少一个第二纳米片，所述至少一个第二纳米片面向所述第二鳍型有源区的第二鳍顶表面并且在所述垂直方向上与所述第二鳍顶表面分开设置，所述至少一个第二纳米片被所述栅极线包围，其中，所述第一鳍型有源区在所述垂直方向上与所述突出顶表面交叠，其中，所述第二鳍型有源区在所述垂直方向上与所述凹陷顶表面交叠，并且其中，所述至少一个第二纳米片的数目小于所述至少一个第一纳米片的数目。12.根据权利要求1所述的集成电路器件，所述集成电路器件还包括：覆盖绝缘图案，所述覆盖绝缘图案覆盖所述主栅极部分的所述凹陷顶表面和所述连接突出部分的所述突出顶表面；至少一个纳米片，所述至少一个纳米片面向所述鳍型有源区的鳍顶表面并且在垂直方
向上与所述鳍顶表面分开设置；和半导体氧化物块，所述半导体氧化物块在沿所述垂直方向与所述至少一个纳米片交叠的位置处设置在所述源极/漏极区与所述覆盖绝缘图案之间。...

【专利技术属性】
技术研发人员：朴容喜，姜明吉，权义熙，金胜圭，金雅煐，宋映锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：