内存计算制造技术

本公开总体涉及内存计算。一种内存计算(CIM)器件具有存储阵列，该存储阵列具有按行和列布置的多个存储单元。多个存储单元包括在存储阵列的第一行和第一列中的第一存储单元、以及在存储阵列的第一行和第二列中的第二存储单元。第一存储单元和第二存储单元被配置为存储各自的第一权重信号和第二权重信号。输入驱动器提供多个输入信号。第一逻辑电路耦合到第一存储单元以基于第一权重信号和来自输入驱动器的第一输入信号来提供第一输出信号。第二逻辑电路耦合到第二存储单元以基于第二权重信号和来自输入驱动器的第二输入信号来提供第二输出信号。供第二输出信号。供第二输出信号。

【技术实现步骤摘要】
内存计算


[0001]本公开总体涉及内存计算。

技术介绍

[0002]本公开总体涉及内存计算或计算内存(“CIM”)，并进一步涉及在数据处理中使用的存储阵列，例如，乘法
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累加(“MAC”)运算。计算内存或内存计算系统将信息存储在计算机的主随机存取存储器(RAM)中并在存储单元级别执行计算，而不是为每个计算步骤在主RAM和数据存储装置之间移动大量数据。由于经存储数据在存储于RAM中时被快得多地访问，因此计算内存允许实时分析数据，从而在商业和机器学习应用中实现更快的报告和决策。正在努力提高计算内存系统的性能。

技术实现思路

[0003]根据本公开的一个实施例，提供了一种内存计算(CIM)器件，包括：存储阵列，包括按行和列布置的多个存储单元，所述多个存储单元包括在所述存储阵列的第一行和第一列中的第一存储单元、以及在所述存储阵列的所述第一行和第二列中的第二存储单元，所述第一存储单元和所述第二存储单元被配置为存储各自的第一权重信号和第二权重信号；输入驱动器，被配置为提供多个输入信号；第一逻辑电路，耦合到所述第一存储单元并被配置为基于所述第一权重信号和来自所述输入驱动器的第一输入信号来提供第一输出信号；以及第二逻辑电路，耦合到所述第二存储单元并被配置为基于所述第二权重信号和来自所述输入驱动器的第二输入信号来提供第二输出信号。
[0004]根据本公开的另一实施例，提供了一种内存计算(CIM)器件，包括：存储阵列，包括按行和列布置的多个存储单元，所述多个存储单元被配置为存储具有w位的权重信号，其中，w是正整数，所述存储阵列包括w列，所述存储单元中的每一个被配置为存储所述权重信号的一位；多个乘法电路，所述存储单元中的每一个耦合到所述乘法电路中的相应的一个乘法电路，并且所述多个乘法电路被配置为基于接收到的输入信号和存储在相应的存储单元中的所述权重信号来提供乘积信号；以及加法器电路，被配置为将所述乘积信号相加并输出部分和信号。
[0005]根据本公开的又一实施例，提供了一种内存计算(CIM)方法，包括：将多个权重信号存储在多个存储单元中，其中，所述权重信号中的每一个具有w位，w是正整数，并且其中，所述存储单元中的每一个存储所述w位权重信号的一位；提供多个逻辑电路，所述多个逻辑电路连接到所述多个存储单元中的相应的存储单元；将输入信号提供给所述多个逻辑电路，以将所述权重信号乘以所述输入信号以提供多个乘积信号；将所述多个乘积信号从所述多个逻辑电路输出到加法器树；提供权重符号信号，所述权重符号信号被配置为指示所述权重信号是否是有符号的；以及通过所述加法器树基于所述乘积信号和所述权重符号信号来输出部分和信号。
附图说明
[0006]在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。应注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。此外，附图作为本专利技术的实施例的示例是说明性的，而不旨在进行限制。
[0007]图1是示出根据一些实施例的计算内存(CIM)器件的示例的框图。
[0008]图2是示出根据一些实施例的在图1的CIM器件中使用的SRAM存储单元的示例的示意图。
[0009]图3是示出根据一些实施例的在图1的CIM器件中使用的存储单元和NOR门的示例的示意图。
[0010]图4是示出根据一些实施例的耦合到图1的CIM器件中的存储单元的SRAM存储单元和NOR门的示例的示意图。
[0011]图5是示出根据一些实施例的在图1的CIM器件中使用的存储单元和AND门的示例的示意图。
[0012]图6是示出根据一些实施例的耦合到图1的CIM器件中的存储单元的SRAM存储单元和AND门的示例的示意图。
[0013]图7是示出根据一些实施例的CIM存储阵列的示例的示意图。
[0014]图8是示出根据一些实施例的加法器树的示例的框图。
[0015]图9是示出根据一些实施例的累加器的示例的框图。
[0016]图10是示出根据一些实施例的用于CIM输出计算的时序的时序图。
[0017]图11是示出根据一些实施例的在其中组合多个权重列的CIM存储阵列的部分的框图。
[0018]图12是示出根据一些实施例的与有符号/无符号权重格式相组合的加法器电路的框图。
[0019]图13是示出根据一些实施例的二进制加法器电路的框图。
[0020]图14是示出根据一些实施例的二进制补码加法器电路的框图。
[0021]图15是示出根据一些实施例的加法器电路配置的框图。
[0022]图16是根据一些实施例的全加器电路的真值表。
[0023]图17是示出根据所公开实施例的简化加法器电路的示例的示意图。
[0024]图18是示出根据所公开实施例的全加器的示例的示意图。
[0025]图19是示出根据所公开实施例的修改的全加器的示例的示意图。
[0026]图20是示出根据所公开实施例的CIM方法的流程图。
具体实施方式
[0027]下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示
例中可重复附图标记和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0028]此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
[0029]本公开总体上涉及计算内存(“CIM”)。CIM应用的一个示例是乘法
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累加(“MAC”)运算。计算机人工智能(“AI”)使用深度学习技术，其中计算系统可被组织为神经网络。例如，神经网络是指能够分析数据的多个互连处理节点。神经网络计算“权重”以对新输入数据执行计算。神经网络使用多层计算节点，其中较深层基于由较高层执行的计算的结果来执行计算。
[0030]CIM电路在存储器内本地执行运算，而不必将数据发送到主机处理器。这可以减少在存储器和主机处理器之间传输的数据量，从而实现更高的吞吐量和性能。数据移动的减少还降低了计算设备内的整体数据移动的能耗。
[0031]根据一些公开的实施例，CIM器件包括存储阵列，该存储阵列具有按行和列布置的存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内存计算(CIM)器件，包括：存储阵列，包括按行和列布置的多个存储单元，所述多个存储单元包括在所述存储阵列的第一行和第一列中的第一存储单元、以及在所述存储阵列的所述第一行和第二列中的第二存储单元，所述第一存储单元和所述第二存储单元被配置为存储各自的第一权重信号和第二权重信号；输入驱动器，被配置为提供多个输入信号；第一逻辑电路，耦合到所述第一存储单元并被配置为基于所述第一权重信号和来自所述输入驱动器的第一输入信号来提供第一输出信号；以及第二逻辑电路，耦合到所述第二存储单元并被配置为基于所述第二权重信号和来自所述输入驱动器的第二输入信号来提供第二输出信号。2.根据权利要求1所述的器件，其中，所述第一逻辑电路和所述第二逻辑电路各自包括乘法电路。3.根据权利要求2所述的器件，其中，所述乘法电路包括NOR门。4.根据权利要求2所述的器件，其中，所述乘法电路包括AND门。5.根据权利要求1所述的器件，其中，所述第一存储单元和所述第二存储单元各自包括SRAM单元。6.根据权利要求1所述的器件，其中，所述第一权重信号和所述第二权重信号中的至少一个是有符号权重。7.根据权利要求1所述的器件，还包括：在所述存储阵列的第二行和所述第一列中的第三存储单元、以及在所述存储阵列的所述第二行和所述第二列中的第四存储单元，所述第三存储单元和所述第四存储单元被配置为存储各自的第三权重信号和第四权重信号；第三逻辑电路，耦合到所述第三存储单元并被配置为基于所述第三权重信号和来自所述输入驱动器的第三输入信号来提供第三...

【专利技术属性】
技术研发人员：李伯浩，李嘉富，史毅骏，池育德，藤原英弘，森阳纪，赵威丞，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：