电容式感测NAND存储器中的感测线结构制造技术

本申请涉及电容式感测NAND存储器中的感测线结构。存储器单元阵列可包含：数据线；源极；在所述数据线和所述源极之间串联连接的多个通过门；多个单元列结构，其各自具有与相应多个经串联连接场效应晶体管串联连接的相应多个经串联连接非易失性存储器单元，其中其相应多个经串联连接非易失性存储器单元中的每个非易失性存储器单元的沟道和其相应多个经串联连接场效应晶体管中的每个场效应晶体管的沟道选择性地彼此连接；以及多个背侧栅极线，其各自连接到所述多个通过门中的相应通过门的所述第二控制栅极。门的所述第二控制栅极。门的所述第二控制栅极。

【技术实现步骤摘要】
电容式感测NAND存储器中的感测线结构
[0001]相关申请
[0002]本申请与以下有关：标题为“电容式感测NAND存储器(Capacitive Sense NAND Memory)”且于2020年12月4日提交的第17/111,729号美国专利申请；标题为“用于电容式感测NAND存储器的存储器阵列结构(Memory Array Structures for Capacitive Sense NAND Memory)”且于2020年12月4日提交的第17/111,746号美国专利申请；及标题为“电容式感测NAND存储器中的存取操作(Access Operations in Capacitive Sense NAND Memory)”且于2020年12月4日提交的第17/111,770号美国专利申请，每个所述申请共同转让且以全文引用的方式并入本文中，并且每个所述申请共享共同的公开内容。


[0003]本公开大体上涉及集成电路，并且具体地说，在一或多个实施例中，本公开涉及包含经串联连接存储器单元串的设备及其形成和操作方法。/>
技术介绍

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【技术保护点】

【技术特征摘要】
1.一种存储器单元阵列，其包括：数据线；源极；在所述数据线和所述源极之间串联连接的多个通过门，其中所述多个通过门中的每个通过门包括第一沟道、第二沟道、电容耦合到其第一沟道的第一控制栅极、电容耦合到其第二沟道的第二控制栅极、连接到其第一沟道和其第二沟道的第一源极/漏极区，及连接到其第一沟道和其第二沟道的第二源极/漏极区；多个单元列结构，其中所述多个单元列结构中的每个单元列结构包括与相应多个经串联连接场效应晶体管串联连接的相应多个经串联连接非易失性存储器单元，其中所述多个经串联连接非易失性存储器单元中的每个非易失性存储器单元的沟道和所述多个经串联连接场效应晶体管中的每个场效应晶体管的沟道选择性地彼此连接；以及多个背侧栅极线，其中每个背侧栅极线连接到所述多个通过门中的相应通过门的所述第二控制栅极；其中，对于所述多个单元列结构中的每个单元列结构，其相应多个场效应晶体管中的特定场效应晶体管的所述沟道电容耦合到所述多个通过门中的相应通过门的所述第一沟道。2.根据权利要求1所述的存储器单元阵列，其中，对于所述多个单元列结构中的每个单元列结构，形成其相应多个场效应晶体管中的所述特定场效应晶体管的所述沟道的材料电连接到其相应通过门的所述第一控制栅极。3.根据权利要求1所述的存储器单元阵列，其中，对于所述多个单元列结构中的每个单元列结构，形成其相应多个场效应晶体管中的所述特定场效应晶体管的所述沟道的材料电容耦合到其相应通过门的所述第一控制栅极。4.根据权利要求3所述的存储器单元阵列，其进一步包括在形成特定单元列结构的所述相应多个场效应晶体管中的所述特定场效应晶体管的所述沟道的所述材料和所述特定单元列结构的所述相应通过门的所述第一沟道之间的高K电介质，其中所述高K电介质形成在形成所述特定单元列结构的所述相应多个场效应晶体管中的所述特定场效应晶体管的所述沟道的所述材料下方。5.根据权利要求4所述的存储器单元阵列，其中所述高K电介质进一步形成为邻近形成特定单元列结构的所述相应多个场效应晶体管中的所述特定场效应晶体管的所述沟道的所述材料的侧壁。6.根据权利要求1所述的存储器单元阵列，其中所述多个通过门中的特定通过门的所述第一控制栅极永久性地电浮动。7.根据权利要求1所述的存储器单元阵列，其中所述多个通过门中的特定通过门的所述第一源极/漏极区和所述第二源极/漏极区各自包括半导体的实例的相应经导电掺杂部分。8.根据权利要求7所述的存储器单元阵列，其中所述半导体的所述实例具有蛇形形状。9.根据权利要求7所述的存储器单元阵列，其中所述特定通过门的所述第一沟道和所述特定通过门的所述第二沟道是所述特定通过门的同一沟道。10.根据权利要求7所述的存储器单元阵列，其中所述半导体的所述实例含有所述特定
通过门的所述第二沟道。11.根据权利要求7所述的存储器单元阵列，其中所述半导体的所述实例是所述半导体的第一实例，并且其中所述特定通过门的所述第一源极/漏极区和所述第二源极/漏极区各自进一步包括半导体的第二实例的相应经导电掺杂部分。12.根据权利要求11所述的存储器单元阵列，其中所述半导体的所述第一实例含有所述特定通过门的所述第二沟道，并且其中所述半导体的所述第二实例含有所述特定通过门的所述第一沟道。13.根据权利要求1所述的存储器单元阵列，其中所述多个通过门中的特定通过门的所述第一沟道包括第一半导体，其中所述特定通过门的所述第二沟道包括第二半导体，其中所述特定通过门的所述第一源极/漏极区包括在所述第一半导体和所述第二半导体之间形成的经导电掺杂半导体的第一实例，并且其中所述特定通过门的所述第二源极/漏极区包括在所述第一半导体和所述第二半导体之间形成的所述经导电掺杂半导体的第二实例。14.一种存储器单元阵列，其包括：数据线；源极；在所述数据线和所述源极之间串联连接的多个...

【专利技术属性】
技术研发人员：福住嘉晃，藤木润，田中秋二，吉田政史，西户雅信，蒲田佳彦，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：