一种基于存储器低功耗开关引脚的良率测试电路及方法技术

本发明专利技术公开了一种基于存储器低功耗开关引脚的良率测试电路及方法，包括DFT模式控制模块、MBIST控制模块、系统电路模块和控制引脚连接模块，DFT模式控制模块，用于控制并设定LPD引脚的值并提供测试模式和系统模式的模式之间的切换信号ALL_TEST；MBIST控制模块，用于控制并提供使能信号，并将测试模式切换至MBIST模式；测试模式包括MBIST模式；所述系统电路模块，用于控制并提供使能信号和LPD引脚的值；控制引脚连接模块，用于根据DFT模式控制模块、MBIST控制模块、系统电路模块生成的测试模式，插入测试回路，控制存储器相应引脚的连接及测试。本发明专利技术保证存储器的功能性引脚正常工作，提高良率。提高良率。提高良率。

【技术实现步骤摘要】
一种基于存储器低功耗开关引脚的良率测试电路及方法


[0001]本专利技术涉及集成电路IC
，具体涉及一种基于存储器低功耗开关引脚的良率测试电路及方法。

技术介绍

[0002]基于集成电路IC领域，随着其使用工艺的逐渐更新、进化，芯片功耗成为了大多数设计的技术难题，从而引申出低功耗的设计以及相关器件的市场需求。尤其在测试领域，针对低功耗测试有着尤为重要的关注度。结合器件概念来说，如何实现器件的低功耗测试将成为日趋复杂的一个难题，亦是急需去完善解决的课题。

技术实现思路

[0003]本专利技术所要解决的技术问题是现有技术中大多是针对芯片读写功能测试，而缺乏基于存储器的低功耗功能性引脚测试电路及方法，本专利技术目的在于提供一种基于存储器低功耗开关引脚的良率测试电路及方法，本专利技术不研究低功耗引脚功能测试，而从严谨的意义和角度，针对如何保证该低功耗引脚(Low Power Down,LPD)能够正常在“低电平”和“高电平”之间切换，从而保证其节省功耗的功能不会受到影响。例如该低功耗引脚(Low Power Down,LPD)存在“固定故障”时，是否可以在测试过程中用测试手段通过验证其存在的故障问题，从而保证且进一步提高存储器的故障检出率。本专利技术解决了以上这种可能存在的固定故障问题，提供了一种电路层面以及验证思想的测试思路，保证存储器的功能性引脚正常工作，以提高测试的准确性，从而提高芯片的良率。
[0004]本专利技术通过下述技术方案实现：
[0005]第一方面，本专利技术提供了一种基于存储器低功耗开关引脚的良率测试电路，该测试电路包括DFT模式控制模块(TDR)、MBIST控制模块、系统电路模块和控制引脚连接模块，所述DFT模式控制模块(TDR)、MBIST控制模块、系统电路模块通过所述控制引脚连接模块对应连接存储器的相应引脚；
[0006]所述DFT模式控制模块(TDR)，用于控制并设定LPD引脚的值并提供测试模式(DFT模式)和系统模式(Function模式)的模式之间的切换信号ALL_TEST；
[0007]所述MBIST控制模块，用于控制并提供使能信号CEB/WEB/REB，并将测试模式(DFT模式)切换至MBIST模式；所述测试模式包括MBIST模式；
[0008]所述系统电路模块，用于控制并提供使能信号CEB/WEB/REB和LPD引脚的值；
[0009]所述控制引脚连接模块，用于根据DFT模式控制模块(TDR)、MBIST控制模块、系统电路模块生成的测试模式，插入测试回路，控制存储器相应引脚的连接及测试。
[0010]进一步地，所述控制引脚连接模块包括或门OR1、第一选择器MUX A、第二选择器MUX B和第三选择器MUX C；
[0011]所述或门OR1的A输入端连接DFT模式控制模块的输出端LPD引脚(LPD引脚@MBIST mode)，所述或门OR1的B输入端连接MBIST控制模块的存储器控制信号(CEB/REB/WEB)，所述
或门OR1的Z输出端连接第二选择器MUX B的B2输入端；
[0012]所述第一选择器MUX A的A1输入端连接系统电路模块的低功耗引脚LPD，所述第一选择器MUX A的A2输入端连接DFT模式控制模块的输出端LPD引脚(LPD引脚@MBIST mode)，所述第一选择器MUX A的S选择使能端连接模式切换信号ALL_TEST，所述第一选择器MUX A的Z输出端连接存储器的低功耗引脚LPD；
[0013]所述第二选择器MUX B的B1输入端连接系统电路模块的存储器控制信号(CEB/REB/WEB)，所述第二选择器MUX B的B2输入端连接或门OR1的Z输出端，所述第二选择器MUX B的Z输出端连接存储器的使能信号引脚(CEB/REB/WEB等引脚)；
[0014]所述第三选择器MUX C的C1输入端连接系统模式的时钟信号，所述第三选择器MUX C的C2输入端连接MBIST模式的时钟信号，所述第三选择器MUX C的S选择使能端连接MBIST控制模块的MBIST模式控制信号(MBIST mode)，所述第三选择器MUX C的Z输出端连接存储器的脉冲端口(CLK)。
[0015]进一步地，所述控制引脚连接模块还包括第一D触发器(SFF)和第二D触发器(SFF)，所述第一D触发器(SFF)连接所述第一选择器MUX A的A1输入端，所述第二D触发器(SFF)连接所述第二选择器MUX B的B1输入端。
[0016]进一步地，所述第一D触发器(SFF)和第二D触发器(SFF)均为扫描化的D触发器。
[0017]进一步地，所述控制引脚连接模块在插入测试回路时，需要将该扫描化的第一D触发器(SFF)和第二D触发器(SFF)链接到扫描链(Scan chain)上。所述第一D触发器和第二D触发器分别在所述第一选择器MUX A的A1输入端和所述第二选择器MUX B的B1输入端。
[0018]进一步地，该测试电路采用ALL0、ALL1算法去做固定故障“0”(SA0)的测试。
[0019]进一步地，该测试电路适应于存储器SRAM、存储器ROM的低功耗引脚LPD存在固定故障“0”(SA0)的测试。
[0020]第二方面，本专利技术又提供了一种基于SRAM存储器低功耗开关引脚的故障问题测试方法，该测试方法应用于所述的一种基于存储器低功耗开关引脚的良率测试电路，该测试方法包括：
[0021]测试电路连接及设置：基于所述的一种基于存储器低功耗开关引脚的良率测试电路，将SRAM存储器的LPD引脚和使能信号引脚(CEB/WEB/REB)均设为高电平，使SRAM存储器处于Power Down模式，并且存储器的读/写使能均设为高电平；
[0022]故障检测：进行SRAM存储器的低功耗引脚LPD存在固定故障“0”(SA0)的检测；具体包括：
[0023]当ALL_TEST＝1，选择DFT模式，使MBIST控制模块的存储器控制信号CEB/REB/WEB@MBIST mode＝1控制使能信号为高电平，进而使MBIST mode＝1控制成MBIST模式；该状态下，CEB/WEB/REB为高电平(Chip、Write/Read处于使能状态)；
[0024]当DFT模式控制模块的输出端LPD引脚@MBIST mode＝0，即存储器正常工作时，工具往存储器写入1值(ALL 1)；读取存储器里的值，当存储器里的值为1时(ALL 1)，则此时存储器为正常工作状态；
[0025]当DFT模式控制模块的输出端LPD引脚@MBIST mode由0变为1，即存储器由正常工作模式转变为Power Down模式时，将ROM CODE中写入0值，使用并读取输出值，去判定此时存储器是否出现故障。
[0026]结果判断：当SRAM存储器为Power Down模式下，读出的输出值原本应是保持正常工作时最后写进去的值(ALL 1)。若读出的输出值是0值(ALL 0)，并且输出值和期待值处于不一致的状态，则判定本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，该测试电路包括DFT模式控制模块、MBIST控制模块、系统电路模块和控制引脚连接模块，所述DFT模式控制模块、MBIST控制模块、系统电路模块通过所述控制引脚连接模块对应连接存储器的相应引脚；所述DFT模式控制模块，用于控制并设定LPD引脚的值并提供测试模式和系统模式的模式之间的切换信号ALL_TEST；所述MBIST控制模块，用于控制并提供使能信号CEB/WEB/REB，并将测试模式切换至MBIST模式；所述测试模式包括MBIST模式；所述系统电路模块，用于控制并提供使能信号CEB/WEB/REB和LPD引脚的值；所述控制引脚连接模块，用于根据DFT模式控制模块、MBIST控制模块、系统电路模块生成的测试模式，插入测试回路，控制存储器相应引脚的连接及测试。2.根据权利要求1所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，所述控制引脚连接模块包括或门OR1、第一选择器MUX A、第二选择器MUX B和第三选择器MUX C；所述或门OR1的A输入端连接DFT模式控制模块的输出端LPD引脚，B输入端连接MBIST控制模块的存储器控制信号，Z输出端连接第二选择器MUX B的B2输入端；所述第一选择器MUX A的A1输入端连接系统电路模块的低功耗引脚LPD，A2输入端连接DFT模式控制模块的输出端LPD引脚，所述第一选择器MUX A的S选择使能端连接模式切换信号ALL_TEST，所述第一选择器MUX A的Z输出端连接存储器的低功耗引脚LPD；所述第二选择器MUX B的B1输入端连接系统电路模块的存储器控制信号，B2输入端连接或门OR1的Z输出端，所述第二选择器MUX B的Z输出端连接存储器的使能信号引脚；所述第三选择器MUX C的C1输入端连接系统模式的时钟信号，C2输入端连接MBIST模式的时钟信号，所述第三选择器MUX C的S选择使能端连接MBIST控制模块的MBIST模式控制信号，所述第三选择器MUX C的Z输出端连接存储器的脉冲端口。3.根据权利要求2所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，所述控制引脚连接模块还包括第一D触发器和第二D触发器，所述第一D触发器连接所述第一选择器MUX A的A1输入端，所述第二D触发器连接所述第二选择器MUX B的B1输入端。4.根据权利要求3所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，所述第一D触发器和第二D触发器均为扫描化的D触发器。5.根据权利要求4所述的一种基于存储器低功耗开关引脚的良率测试电路，其特征在于，所述控制引脚连接模块在插入测试回路时，需要将该扫描化的第一D触发器和第二D触发器链接到扫描链上；所述第一D触发器和第二D触发器分别在所述第一选择器MUX A的A1输入端和所述第二选择器MUX B的B1输入端。6.根据权利要求1所述的一种基于存储器低功耗开关引脚的良率测...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：四川创安微电子有限公司，
类型：发明
国别省市：