产生具有沟槽的半导体本体的方法、具有至少一个沟槽的半导体本体以及半导体器件技术

提出了一种产生具有沟槽的半导体本体的方法。半导体本体(10)包括基板(16)。该方法包括使用蚀刻掩模(38)将沟槽(11)蚀刻到基板(16)中的步骤。通过基板(16)的氧化至少在沟槽(11)的侧壁(14)上形成氧化物层(12)。钝化层(13)形成在氧化物层(12)和沟槽(11)的底部(15)上。从沟槽(11)的底部(15)去除钝化层(13)。最后，将金属喷镀层(18)沉积到沟槽(11)中。中。中。

【技术实现步骤摘要】
【国外来华专利技术】产生具有沟槽的半导体本体的方法、具有至少一个沟槽的半导体本体以及半导体器件


[0001]本专利技术涉及互连
，诸如穿过晶粒或硅晶圆的垂直电连接、通孔，包括硅通孔(through
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silicon via,TSV)。

技术介绍

[0002]在电子工程中，诸如引线接合和倒装芯片的高性能互连技术用于产生3D封装和3D集成电路。硅通孔TSV是穿过硅晶圆或晶粒的垂直电连接或通孔。TSV允许更高的器件密度，并且连接长度变得更短。硅通孔结构通常是先进封装应用中的新颖应用和创新设计的关键促成因素。通常，TSV用于实现不同功能(诸如存储器和逻辑)的芯片之间的连接。
[0003]3D IC制造过程可以涉及以下基本步骤，即晶圆减薄、TSV蚀刻、隔离和金属喷镀(metallization)、以及背面金属喷镀和钝化处理。这种TSV技术需要能够产生具有出色各向异性和高蚀刻速率的深特征(deep feature)的蚀刻过程。为了满足这些要求，已经开发了深反应离子蚀刻(deep reactive ion etching,DRIE)过程，诸如博世本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种产生具有沟槽的半导体本体的方法，其中所述半导体本体(10)包括基板(16)，所述方法包括以下步骤：
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使用蚀刻掩模(38)将所述沟槽(11)蚀刻到所述基板(16)中，
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通过所述基板(16)的氧化至少在所述沟槽(11)的侧壁(14)上形成氧化物层(12)，
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在所述氧化物层(12)和所述沟槽(11)的底部(15)上形成钝化层(13)，
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从所述沟槽(11)的所述底部(15)去除所述钝化层(13)，以及
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将金属喷镀层(18)沉积到所述沟槽(11)中。2.根据权利要求1所述的方法，其中所述基板(16)的所述氧化涉及：
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湿化学氧化过程，和/或
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由大气等离子体引起的氧化。3.根据权利要求2所述的方法，其中所述湿化学程序涉及经由所述蚀刻掩模(38)施加到所述沟槽(11)中的氧化剂。4.根据权利要求2所述的方法，其中所述大气等离子体包括诸如臭氧和/或氧的氧化物质作为过程气体。5.根据权利要求1至4中一项所述的方法，其中所述氧化在低于所述基板(16)和/或用于所述半导体的其他材料的熔点的温度下进行。6.根据权利要求1至5中一项所述的方法，其中
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所述氧化在低于800℃的温度下进行，和/或
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所述氧化在150℃至400℃的范围中的温度下进行。7.根据权利要求1至6中一项所述的方法，其中
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所述基板包括体硅，以及
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所述氧化物层包括通过体硅的氧化形成的SiO2。8.根据权利要求7所述的方法，其中所述体硅的氧化在氧等离子体中进行，使得SiO2膜在低至室温的温度下在所述侧壁上生长。9.根据权利要求8所述的方法，其中，所述氧等离子体包括氦和氧混合物。10.根据权利要求1至9中一项所述的方法，其中
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重复蚀刻所述沟槽(11)、形成所述氧化物层(12)、形成和去除所述钝化层(13)的步骤，直到所述沟槽(11)具有期望的深度，和/或其中
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进一步将所述沟槽(11)蚀刻到所述基板(16)中涉及使用所述蚀刻掩模(38)和所述侧壁(14)上的剩余钝化层(13)。11.根据权利要求1至10中一项所述的方法，其中所述金属喷镀(18)电连接到电极，使得所述沟槽(11)能够操作为贯穿基...

【专利技术属性】
技术研发人员：G帕特德，T博德纳，
申请(专利权)人：ams有限公司，
类型：发明
国别省市：