功率半导体器件元胞结构、功率半导体器件及其制造方法技术

公开了一种功率半导体器件元胞结构，包括：半导体衬底；位于半导体衬底上的第一外延层和第二外延层；位于第一外延层中的第一半导体柱；位于第二外延层中的多个连接区；位于第二外延层表面两侧的体区，且与连接区的上表面接触；位于体区内的源区以及欧姆接触区；位于第二外延层上的栅极结构；连接区位于第一半导体柱上方两侧，沿第一方向横向延伸，并沿第二方向不连续分布，第二外延层围绕每个连接区以使每个连接区分离，第一方向与第二方向垂直，并且第一方向、第二方向均与半导体器件的纵向方向垂直。本申请在第一外延层中设置第一半导体柱，在第一半导体柱表面上方两侧设置连接区，有效地抑制了器件通流区域的双极退化问题，且提高栅氧可靠性。且提高栅氧可靠性。且提高栅氧可靠性。

【技术实现步骤摘要】
功率半导体器件元胞结构、功率半导体器件及其制造方法


[0001]本专利技术涉及半导体制造
，特别涉及一种功率半导体器件元胞结构、功率半导体器件及其制造方法。

技术介绍

[0002]碳化硅(SiC)材料具有优良的物理和电学特性，以其宽的禁带宽度、高的热导率、高饱和漂移速度和高临界击穿电场等独特优点，成为制作高功率、高频、高压、耐高温、抗辐射器件的理想半导体材料，在军事和民事方面具有广阔的应用前景。碳化硅MOSFET器件则具有开关速度快、导通电阻小等优势，且在较小的漂移层厚度可以实现较高的击穿电压水平，减小功率开关模块的体积，降低能耗，在功率开关、转换器等应用领域中优势明显。
[0003]目前传统的碳化硅MOSFET器件，一方面，体二极管导通过程中碳化硅材料所固有的基平面位错(BPD)由于电子、空穴对的复合而引发堆垛层错缺陷(stacking fault)，发生双极退化，导致碳化硅MOSFET器件的饱和压降增加而造成能耗提高；另一方面，存在严重的栅氧可靠性问题，栅氧的可靠性问题是由栅氧化层电场强度较高引起的。

技术实现思路

[0004]鉴于上述问题，本专利技术的目的在于提供一种功率半导体器件元胞结构、功率半导体器件及其制造方法，通过在第一外延层中形成第一半导体柱，并在第一半导体柱表面上两侧形成连接区，可以有效抑制通流区域的双极退化，提高栅氧可靠性。
[0005]根据本专利技术的第一方面，提供一种功率半导体器件元胞结构，包括：
[0006]半导体衬底，具有第一掺杂类型；位于所述半导体衬底上的第一外延层，具有第一掺杂类型；位于所述第一外延层中的第一半导体柱，具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；位于所述第一外延层上的第二外延层，具有第一掺杂类型；位于所述第二外延层中的多个连接区，具有第二掺杂类型；位于第二外延层表面两侧的体区，所述体区具有第二掺杂类型，且所述连接区的上表面与所述体区的下表面接触；位于体区内的源区以及欧姆接触区，所述源区具有第一掺杂类型，所述欧姆接触区具有第二掺杂类型；位于第二外延层上的栅极结构；其中，所述连接区位于所述第一半导体柱的上方两侧，每一侧的连接区沿第一方向横向延伸，并沿第二方向不连续分布，所述第二外延层围绕每个连接区以使每个连接区分离，其中，所述第一方向与所述第二方向垂直，并且所述第一方向、第二方向均与所述半导体器件的厚度方向垂直。
[0007]优选地，还包括：埋层，所述埋层位于所述第一半导体柱上，具有第二掺杂类型；其中，所述埋层的下表面与所述第一半导体柱的上表面接触；所述连接区的下表面还分别与所述埋层的上表面接触。
[0008]优选地，所述体区和所述埋层在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中。
[0009]优选地，所述第二外延层的下表面位于所述埋层的上下表面之间。
[0010]优选地，所述体区和所述第一半导体柱在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中，且所述连接区的下表面与所述第一半导体柱的上表面接触。
[0011]优选地，还包括：硅注入区，位于所述第二外延层和所述栅极结构之间。
[0012]优选地，还包括：第二半导体柱，所述第二半导体柱位于所述第一半导体柱两侧，具有第一掺杂类型；其中，所述第二半导体柱沿第二方向连续分布。
[0013]优选地，所述第二半导体柱的下表面与所述第一半导体柱的下表面齐平。
[0014]优选地，所述第一外延层为漂移区，所述第二外延层为电流提高区。
[0015]优选地，所述第一半导体柱的下表面与所述半导体衬底的上表面之间相隔第一间距；或者所述第一半导体柱的下表面与所述半导体衬底的上表面相接触。
[0016]优选地，所述第一半导体柱沿第二方向连续分布；或者所述第一半导体柱沿第二方向不连续分布。
[0017]优选地，所述第一半导体柱的宽度为1～2um，深度为4～11um，掺杂浓度为1e16～1e17 Atom/cm3。
[0018]优选地，所述连接区的宽度为0.2～1um，掺杂浓度为1e16～1e17 Atom/cm3。
[0019]优选地，所述埋层的宽度为1～2.5um，掺杂浓度为1e16～1e17 Atom/cm3。
[0020]优选地，所述欧姆接触区位于所述源区中，且沿第二方向不连续分布；或者所述欧姆接触区和所述源区设置在所述体区中，所述欧姆接触区和所述源区邻接，且所述欧姆接触区沿第二方向连续分布。
[0021]优选地，所述源区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3；所述欧姆接触区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3。
[0022]优选地，所述栅极结构包括栅氧化层和栅极多晶；
[0023]其中，所述栅氧化层位于部分所述第二外延层、部分所述体区和部分所述源区上，所述栅极多晶位于所述栅氧化层上。
[0024]优选地，还包括：层间介质层，位于所述栅极结构上，覆盖所述栅极多晶的表面以及所述栅氧化层和所述栅极多晶的侧壁；源电极，位于所述层间介质层上，且与部分所述源区和欧姆接触区的上表面接触；漏电极，位于所述半导体衬底的下表面上。
[0025]优选地，所述元胞结构的宽度为3～8μm。
[0026]优选地，所述第一半导体柱的两侧与所述元胞结构的两侧之间相隔第二间距，所述第二间距为0.5～3.5微米。
[0027]优选地，所述半导体衬底的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第一外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第二外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟。
[0028]优选地，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
[0029]优选地，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、埋层、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
[0030]优选地，在MOS管工作模式下，电子流经源区、体区表面的反型层、第二外延层和第一外延层流入半导体衬底。
[0031]根据本专利技术的第二方面，提供一种功率半导体器件，包括上述的功率半导体器件元胞结构。
[0032]根据本专利技术的第三方面，提供一种功率半导体器件，所述功率半导体器件包括空穴路径区，在二极管工作模式下，空穴流经所述空穴路径区在半导体衬底表面附近与电子复合。
[0033]优选地，在MOS管工作模式下，电子绕过所述空穴路径区流入所述半导体衬底。
[0034]优选地，所述空穴路径区包括欧姆接触区、体区、连接区、第一半导体柱和第一外延层。
[0035]优选地，所述空穴路径区包括欧姆接触区、体区、连接区、埋层、第一半导体柱和第一外延层。
[0036]优选地，所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率半导体器件元胞结构，其特征在于，包括：半导体衬底，具有第一掺杂类型；位于所述半导体衬底上的第一外延层，具有第一掺杂类型；位于所述第一外延层中的第一半导体柱，具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；位于所述第一外延层上的第二外延层，具有第一掺杂类型；位于所述第二外延层中的多个连接区，具有第二掺杂类型；位于第二外延层表面两侧的体区，所述体区具有第二掺杂类型，且所述连接区的上表面与所述体区的下表面接触；位于体区内的源区以及欧姆接触区，所述源区具有第一掺杂类型，所述欧姆接触区具有第二掺杂类型；位于第二外延层上的栅极结构；其中，所述连接区位于所述第一半导体柱的上方两侧，每一侧的连接区沿第一方向横向延伸，并沿第二方向不连续分布，所述第二外延层围绕每个连接区以使每个连接区分离，其中，所述第一方向与所述第二方向垂直，并且所述第一方向、第二方向均与所述半导体器件的厚度方向垂直。2.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，还包括：埋层，所述埋层位于所述第一半导体柱上，具有第二掺杂类型；其中，所述埋层的下表面与所述第一半导体柱的上表面接触；所述连接区的下表面还分别与所述埋层的上表面接触。3.根据权利要求2所述的功率半导体器件元胞结构，其特征在于，所述体区和所述埋层在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中。4.根据权利要求2所述的功率半导体器件元胞结构，其特征在于，所述第二外延层的下表面位于所述埋层的上下表面之间。5.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述体区和所述第一半导体柱在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中，且所述连接区的下表面与所述第一半导体柱的上表面接触。6.根据权利要求1或2所述的功率半导体器件元胞结构，其特征在于，还包括：硅注入区，位于所述第二外延层和所述栅极结构之间。7.根据权利要求1或2所述的功率半导体器件元胞结构，其特征在于，还包括：第二半导体柱，所述第二半导体柱位于所述第一半导体柱两侧，具有第一掺杂类型；其中，所述第二半导体柱沿第二方向连续分布。8.根据权利要求7所述的功率半导体器件元胞结构，其特征在于，所述第二半导体柱的下表面与所述第一半导体柱的下表面齐平。9.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一外延层为漂移区，所述第二外延层为电流提高区。10.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一半导体柱的下表面与所述半导体衬底的上表面之间相隔第一间距；或者所述第一半导体柱的下表面
与所述半导体衬底的上表面相接触。11.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一半导体柱沿第二方向连续分布；或者所述第一半导体柱沿第二方向不连续分布。12.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一半导体柱的宽度为1～2um，深度为4～11um，掺杂浓度为1e16～1e17Atom/cm3。13.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述连接区的宽度为0.2～1um，掺杂浓度为1e16～1e17Atom/cm3。14.根据权利要求2所述的功率半导体器件元胞结构，其特征在于，所述埋层的宽度为1～2.5um，掺杂浓度为1e16～1e17Atom/cm3。15.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述欧姆接触区位于所述源区中，且沿第二方向不连续分布；或者所述欧姆接触区和所述源区设置在所述体区中，所述欧姆接触区和所述源区邻接，且所述欧姆接触区沿第二方向连续分布。16.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述源区的深度为0.1～0.4um，掺杂浓度为5e18～8e19Atom/cm3；所述欧姆接触区的深度为0.1～0.4um，掺杂浓度为5e18～8e19Atom/cm3。17.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述栅极结构包括栅氧化层和栅极多晶；其中，所述栅氧化层位于部分所述第二外延层、部分所述体区和部分所述源区上，所述栅极多晶位于所述栅氧化层上。18.根据权利要求17所述的功率半导体器件元胞结构，其特征在于，还包括：层间介质层，位于所述栅极结构上，覆盖所述栅极多晶的表面以及所述栅氧化层和所述栅极多晶的侧壁；源电极，位于所述层间介质层上，且与部分所述源区和欧姆接触区的上表面接触；漏电极，位于所述半导体衬底的下表面上。19.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述元胞结构的宽度为3～8μm。20.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一半导体柱的两侧与所述元胞结构的两侧之间相隔第二间距，所述第二间距为0.5～3.5微米。21.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述半导体衬底的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第一外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第二外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟。22.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。23.根据权利要求2所述的功率半导体器件元胞结构，其特征在于，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、埋层、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。24.根据权利要求1或2所述的功率半导体器件元胞结构，其特征在于，在MOS管工作模
式下，电子流经源区、体区表面的反型层、第二外延层和第一外延层流入半导体衬底。25.一种功率半导体器件，其特征在于，包括多个如权利要求1～24中任一项所述的功率半导体器件元胞结构。26.一种功率半导体器件，其特征在于，所述功率半导体器件包括空穴路径区，在二极管工作模式下，空穴流经所述空穴路径区在半导体衬底表面附近与电子复合。27.根据权利要求26所述的功率半导体器件，其特征在于，在MOS管工作模式下，电子绕过所述空穴路径区流入所述半导体衬底。28....

【专利技术属性】
技术研发人员：邹华，张邵华，姚国亮，刘建平，吴建兴，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：发明
国别省市：