MRAM存内计算电路及其控制方法技术

本申请提供一种MRAM存内计算电路及其控制方法，所述MRAM存内计算电路，包括：存储与调控模块，用于存储和调控写入状态；参考与调控模块，用于调控逻辑运算；比较模块，连接所述存储与调控模块和所述参考与调控模块，在所述存储与调控模块的写入过程中，采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。本申请技术方案的MRAM存内计算电路可以进行不同的逻辑运算。计算电路可以进行不同的逻辑运算。计算电路可以进行不同的逻辑运算。

【技术实现步骤摘要】
MRAM存内计算电路及其控制方法


[0001]本申请涉及存储
，尤其涉及一种MRAM存内计算电路及其控制方法。

技术介绍

[0002]磁随机存储器(MRAM，Magnetic Random Access Memory)凭借其非易失性，高密度和近似为零的静态功耗吸引了国内外的广泛关注。相比其他非易失性存储器，MRAM具有更低的写入能耗与更高的存储密度，此外MRAM在读能效、速度和耐久力上也具有显著优势。因此，MRAM相比其非易失性存储器来说更适合低电压功耗场景的应用。
[0003]基于MRAM写操作的存内计算的模式可以实现在写入数据的过程中直接得到计算结果，可以有效的节省计算功耗，在某些特殊的应用场景，比如需要实现当前数据与上一时刻数据的对比时，具有一定的应用价值。存算一体架构将逻辑操作集成到了存储阵列当中，从而模糊了计算和存储阵列之间的边界，并显著降低了能耗和等待时间，基于MRAM的存内计算，不仅可以解决冯诺依曼架构所带来的
″
存储墙
″
问题，同时还可以解决随着工艺尺寸的减小而增大的漏电流问题，因此基于MRAM的存算一体架构研究具有重要意义。

技术实现思路

[0004]本申请解决的技术问题是提供一种可以进行不同逻辑运算的MRAM存内计算电路。
[0005]为解决上述技术问题，本申请提供一种MRAM存内计算电路，包括：存储与调控模块，用于存储和调控写入状态；参考与调控模块，用于调控逻辑运算；比较模块，连接所述存储与调控模块和所述参考与调控模块，在所述存储与调控模块的写入过程中，采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。
[0006]在本申请实施例中，所述存储与调控模块包括MTJ(Magnetic Tunnel Junction，磁隧道结)模块和第一MOS(Metal Oxide Semiconductor，金属氧化物半导体)管，所述参考与调控模块包括参考电阻和第二MOS管；其中，所述MTJ模块一端连接写入位线，另一端连接所述第一MOS管的漏端，所述第一MOS管的源端连接写入源线；所述参考电阻一端连接参考位线，另一端连接所述第二MOS管的漏端，所述第二MOS管的源端连接参考源线；所述比较模块采集所述写入位线和所述参考位线的电压值并进行比较，获得逻辑运算的结果。
[0007]在本申请实施例中，在所述存储与控制模块中，电流自所述写入位线流向所述写入源线，写0；电流自所述写入源线流向所述写入位线，写1。
[0008]在本申请实施例中，所述存储与控制模块还包括：第一位线上拉模块，一端连接所述写入位线，另一端连接第一电源；第一位线下拉模块，一端连接所述写入位线，另一端接地；第一源线上拉模块，一端连接所述写入源线，另一端连接第二电源；第一源线下拉模块，一端连接所述写入源线，另一端接地。
[0009]在本申请实施例中，所述第一位线上拉模块包括第一位线上拉MOS管，所述第一位线下拉模块包括一个或多个串联的第一位线下拉MOS管，所述第一源线上拉模块包括第一源线上拉MOS管，所述第一源线下拉模块包括第一源线下拉MOS管。
[0010]在本申请实施例中，所述参考与控制模块还包括：第二位线上拉模块，一端连接所述参考位线，另一端连接第三电源；第二位线下拉模块，一端连接所述参考位线，另一端接地；第二源线上拉模块，一端连接所述参考源线，另一端连接第四电源；第二源线下拉模块，一端连接所述参考源线，另一端接地；通过调控所述第二位线上拉模块、所述第二位线下拉模块、所述第二源线上拉模块及所述第二源线下拉模块的开关状态，调控逻辑运算。
[0011]在本申请实施例中，所述第二位线上拉模块包括第二位线上拉MOS管，所述第二位线下拉模块包括一个或多个串联的第二源线下拉MOS管，所述第二源线上拉模块包括第二源线上拉MOS管，所述第二源线下拉模块包括第二源线下拉MOS管。
[0012]在本申请实施例中，所述参考电阻的阻值等于所述MTJ模块在高阻态和低阻态时相应电阻阻值的平均值。
[0013]在本申请实施例中，所述比较模块的正极连接所述存储与调控模块，所述比较模块的负极连接所述参考与调控模块。
[0014]本申请技术方案还提供一种MRAM存内计算电路的控制方法，采用上述的MRAM存内计算电路，包括：通过存储与调控模块调控写入状态，通过参考与调控模块调控逻辑运算；进行写入操作，在写入过程中通过比较模块采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。
[0015]本申请技术方案的MRAM存内计算电路包括存储与调控模块、参考与调控模块及比较模块，所述比较模块在所述存储与调控模块的写入过程中，采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果，与现有的写入后读出来再进行比较的方式相比，计算速度得到大幅度提升。
[0016]所述存储与调控模块、所述参考与调控模块的电路结构基本一致，除了所述参考与调控模块的参考电阻固定设置在(R
P
+R
AP
)/2，并且所述存储与调控模块和参考与所述调控模块具有相同的控制电路结构，通过改变控制电路结构的开关状态来控制参考与调控模块的电流方向，即可方便的切换不同的逻辑运算，无需改造比较器的结构，也无需配置不同的参考电路就可以实现不同的逻辑功能。
附图说明
[0017]以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的专利技术意图。应当理解，附图未按比例绘制。其中：
[0018]图1为一种基于MRAM的存内计算电路的结构示意图；
[0019]图2A至图2C分别为图1所示的存内计算电路在实现正常读操作、AND操作及OR操作时的参考电阻的配置；
[0020]图3为一种具有极低功耗的非易失性存内计算电路的结构示意图；
[0021]图4为本申请实施例的MRAM存内计算电路的结构示意图；
[0022]图5为本申请实施例的MRAM存内计算电路的结构示意图；
[0023]图6为本申请实施例的存储与控制模块的电路结构示意图；
[0024]图7A至图7C分别为本申请实施例的参考与控制模块在进行XOR运算、NANA或AND运
算、OR运算时的电路结构示意图；
[0025]图8A至图8C分别为本申请实施例的MRAM存内计算电路在进行XOR运算、NANA或AND运算、OR运算时的结构示意图。
具体实施方式
[0026]以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MRAM存内计算电路，其特征在于，包括：存储与调控模块，用于存储和调控写入状态；参考与调控模块，用于调控逻辑运算；比较模块，连接所述存储与调控模块和所述参考与调控模块，在所述存储与调控模块的写入过程中，采集所述存储与调控模块和所述参考与调控模块的数据并比较，获得逻辑运算的结果。2.根据权利要求1所述的MRAM存内计算电路，其特征在于，所述存储与调控模块包括MTJ模块和第一MOS管，所述参考与调控模块包括参考电阻和第二MOS管；其中，所述MTJ模块一端连接写入位线，另一端连接所述第一MOS管的漏端，所述第一MOS管的源端连接写入源线；所述参考电阻一端连接参考位线，另一端连接所述第二MOS管的漏端，所述第二MOS管的源端连接参考源线；所述比较模块采集所述写入位线和所述参考位线的电压值并进行比较，获得逻辑运算的结果。3.根据权利要求2所述的MRAM存内计算电路，其特征在于，在所述存储与控制模块中，电流自所述写入位线流向所述写入源线，写0；电流自所述写入源线流向所述写入位线，写1。4.根据权利要求1所述的MRAM存内计算电路，其特征在于，所述存储与控制模块还包括：第一位线上拉模块，一端连接所述写入位线，另一端连接第一电源；第一位线下拉模块，一端连接所述写入位线，另一端接地；第一源线上拉模块，一端连接所述写入源线，另一端连接第二电源；第一源线下拉模块，一端连接所述写入源线，另一端接地。5.根据权利要求4所述的MRAM存内计算电路，其特征在于，所述第一位线上拉模块包括第一位线上拉MOS管，所述第一位线下拉模块包括一个或多个串联的第一位线下拉MOS管，所...

【专利技术属性】
技术研发人员：刘明月，周永亮，张梦迪，王韬，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：