一种带隙基准启动电路制造技术

本发明专利技术公开了一种带隙基准启动电路，包括：带隙基准电路模块和启动电路模块；带隙基准电路模块与电源连接；启动电路模块分别与带隙基准电路模块和电源，在带隙基准电路模块处于零工作点时，启动电路模块使带隙基准电路模块恢复正常工作；启动电路模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管，第一NMOS管、第四NMOS管和第五NMOS管分别与带隙基准电路模块连接。本发明专利技术确保输出电压在任何情况下都可以使带隙基准电路恢复工作，使得带隙基准启动电路具有更好的鲁棒性。鲁棒性。鲁棒性。

【技术实现步骤摘要】
一种带隙基准启动电路


[0001]本专利技术属于电子电路
，更具体地，涉及一种带隙基准启动电路。

技术介绍

[0002]带隙基准(Bandgap)电路为芯片提供一个不随温度及工艺变化而变化的电压。但是bandgap电路通常有两个合理的工作点，一个是正常的工作点，另一个是零电压工作点。实际工作中要尽量避免零工作点的出现，因此通常的bandgap电路都需要启动电路。
[0003]bandgap启动电路通常将bandgap电路产生的一路电流镜像出来与另一路不为零的电流进行比较。如果bandgap电路处于零工作点则启动电路通过电流运算放大器的输出将NMOS管的栅极拉高或者PMOS管的栅极拉低从而让电路脱离零工作点。如果bandgap电路处在正常的工作模式，则启动电路不起作用。
[0004]如图1为一个bandgap电路及其启动电路的示意图。正常工作时运放的虚短特性使得VN＝VP，因此dvbe＝VTln(m)加在R1两端产生ptat电流，其中m是Q2与Q1的面积比，假设R2＝R3，VREF＝VBE2+dvbe/R1*(R3+2*R4)，第一项是负温度系数(CTAT)项，第二项是正温度系数(PTAT)项。此时PM4镜像到NM3的电流大于流经由PMa1～PMaN串联组成的线性区晶体管的电流，因此VCOMP为0，晶体管NM_clamp不导通，启动电路不工作。在零工作点时，流经R1/R2/R3/R4的电流都为0，VREF为一个小于三极管VEB的电压，PM1～PM4均没有电流，此时PM4镜像到NM3的电流小于流经由PMa1～PMaN串联组成的线性区晶体管的电流，VCOMP为高电平，从而使晶体管NM_clamp导通，并将NM1的栅压VAMP拉高从而脱离零工作点。
[0005]上述启动方案只探测电路产生的电流大小来判断电路是否成功启动。然而在一些情况下单一的探测到电流也不可保证输出电压(VREF)输出正常值。例如在电源缓慢上电的过程中存在一种可能是NM3的电流恰好等于或者稍大于PMa1～PMaN的电流，VCOMP即变为低电平，晶体管NM_clamp关闭，启动电路不再起作用。但此时由于电路中的电流很小(比如几十nA)，VREF电压仍然未到达1.2V左右。而运放由于有限增益导致存在offset，这时VP＝VN之差不可忽略(因为R1两端的电压差很小)，因此dvbe＝VT ln(m)不再成立。另一方面由于运放的偏置电流也来自于该电路，此时运放也可能不正常工作。这样的话，负反馈环路遭到破坏，无法使输出VREF在1.2V左右。通常由于电流很小，VREF远小于0.7V。
[0006]因此，特别需要一种鲁棒性好的启动电路，在带隙基准电路的输出电压在多种电压值下都可以使带隙基准电路恢复工作。

技术实现思路

[0007]本专利技术的目的是提出一种鲁棒性好的启动电路，在带隙基准电路的输出电压在多种电压值下都可以使带隙基准电路恢复工作。
[0008]为了实现上述目的，本专利技术提供一种带隙基准启动电路，包括：带隙基准电路模块和启动电路模块；所述带隙基准电路模块与电源连接；所述启动电路模块分别与所述带隙基准电路模块和电源，所述启动电路模块使所述带隙基准电路模块恢复正常工作；所述启
动电路模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；所述第一PMOS管分别与所述电源、第二PMOS管和第三PMOS管连接，所述第二PMOS管分别与所述第一PMOS管和第三PMOS管连接，所述第三PMOS管分别与所述第二PMOS管、第一NMOS管、第二NMOS管和第三NMOS管连接；所述第一NMOS管分别与带隙基准电路模块、第三PMOS管和第三NMOS管连接，所述第二NMOS管分别与第四PMOS管、第三NMOS管和第四NMOS管连接，所述第三NMOS管分别与第三PMOS管、第一NMOS管、所述第二NMOS管和第五NMOS管连接，所述第四NMOS管分别与第二NMOS管、第五NMOS管和带隙基准电路模块连接，所述第五NMOS管分别与第三NMOS管、第四NMOS管和带隙基准电路模块连接。
[0009]优选的，所述第一PMOS管的源极与所述电源正极连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第一PMOS管的栅极分别与所述第二PMOS管的栅极和第三PMOS管的栅极连接；所述第二PMOS管的源极与所述第一PMOS管的漏极连接，所述第二PMOS管的栅极分别与所述第一PMOS管的栅极和第三PMOS管的栅极连接，所述第二PMOS管的漏极与所述第三PMOS管的源极连接；所述第三PMOS管的源极与所述第二PMOS管的漏极连接，所述第三PMOS管的栅极分别与所述第一PMOS管的栅极和第二PMOS管的栅极连接，所述第三PMOS管的漏极分别与所述第一NMOS管的漏极、栅极和第三NMOS管的漏极连接；所述第四PMOS管的源极与所述电源正极连接，所述第四PMOS管的漏极分别与所述第二NMOS管的栅极、漏极和所述第三NMOS管的栅极连接，所述第四PMOS管的栅极与所述带隙基准电路模块连接；所述第一NMOS管的漏极分别与其栅极、所述第三PMOS管的漏极和第三NMOS管的漏极连接，所述第一NMOS管的栅极分别与其漏极、所述第三PMOS管的漏极和第三NMOS管的漏极连接，所述第一NMOS管的源极与所述带隙基准电路模块连接；所述第二NMOS管的漏极分别与其栅极、第三NMOS管的栅极和所述第四PMOS管的漏极连接，所述第二NMOS管的栅极分别与其漏极、第三NMOS管的栅极和所述第四PMOS管的漏极连接，所述第二NMOS管的源极与第四NMOS管的漏极连接；所述第三NMOS管的漏极分别与所述第一NMOS管的漏极、栅极和所述第三PMOS管的漏极连接，所述第三NMOS管的栅极分别与所述第二NMOS管的栅极、漏极和所述第四PMOS管的漏极连接，所述第三NMOS管的源极与第五NMOS管的漏极连接。
[0010]优选的，所述第四NMOS管的栅极分别与所述第五NMOS管的栅极和所述带隙基准电路模块连接，所述第四NMOS管的漏极与所述第二NMOS管的源极连接，所述第四NMOS管的源极与所述电源的负极连接；所述第五NMOS管的栅极分别与所述第四NMOS管的栅极和所述带隙基准电路模块连接，所述第五NMOS管的漏极与所述第三NMOS管的源极连接，所述第五NMOS管的源极与所述电源的负极连接。
[0011]优选的，所述带隙基准电路模块包括：第五PMOS管、第六PMOS管、第七PMOS管、第一电阻、第二段电阻、第三电阻、第一三极管、第二三极管、运算放大器和第六NMOS管；所述第五PMOS管的源极与所述电源的正极连接，所述第五PMOS管的栅极分别与所述第四PMOS管的栅极、第六PMOS管的栅极和第七PMOS管的栅极连接，所述第五PMOS管的漏极与所述第四电阻的一端、所述第五NMOS管的栅极和所述第四NMOS管的栅极连接；所述第六PMOS管的源极与所述电源的正极连接，所述第六PMOS管的栅极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带隙基准启动电路，其特征在于，包括：带隙基准电路模块和启动电路模块；所述带隙基准电路模块与电源连接；所述启动电路模块分别与所述带隙基准电路模块和电源，所述启动电路模块使所述带隙基准电路模块恢复正常工作；所述启动电路模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；所述第一PMOS管分别与所述电源、第二PMOS管和第三PMOS管连接，所述第二PMOS管分别与所述第一PMOS管和第三PMOS管连接，所述第三PMOS管分别与所述第二PMOS管、第一NMOS管、第二NMOS管和第三NMOS管连接；所述第一NMOS管分别与带隙基准电路模块、第三PMOS管和第三NMOS管连接，所述第二NMOS管分别与第四PMOS管、第三NMOS管和第四NMOS管连接，所述第三NMOS管分别与第三PMOS管、第一NMOS管、所述第二NMOS管和第五NMOS管连接，所述第四NMOS管分别与第二NMOS管、第五NMOS管和带隙基准电路模块连接，所述第五NMOS管分别与第三NMOS管、第四NMOS管和带隙基准电路模块连接。2.根据权利要求1所述的带隙基准启动电路，其特征在于，所述第一PMOS管的源极与所述电源正极连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第一PMOS管的栅极分别与所述第二PMOS管的栅极和第三PMOS管的栅极连接；所述第二PMOS管的源极与所述第一PMOS管的漏极连接，所述第二PMOS管的栅极分别与所述第一PMOS管的栅极和第三PMOS管的栅极连接，所述第二PMOS管的漏极与所述第三PMOS管的源极连接；所述第三PMOS管的源极与所述第二PMOS管的漏极连接，所述第三PMOS管的栅极分别与所述第一PMOS管的栅极和第二PMOS管的栅极连接，所述第三PMOS管的漏极分别与所述第一NMOS管的漏极、栅极和第三NMOS管的漏极连接；所述第四PMOS管的源极与所述电源正极连接，所述第四PMOS管的漏极分别与所述第二NMOS管的栅极、漏极和所述第三NMOS管的栅极连接，所述第四PMOS管的栅极与所述带隙基准电路模块连接；所述第一NMOS管的漏极分别与其栅极、所述第三PMOS管的漏极和第三NMOS管的漏极连接，所述第一NMOS管的栅极分别与其漏极、所述第三PMOS管的漏极和第三NMOS管的漏极连接，所述第一NMOS管的源极与所述带隙基准电路模块连接；所述第二NMOS管的漏极分别与其栅极、第三NMOS管的栅极和所述第四PMOS管的漏极连接，所述第二NMOS管的栅极分别与其漏极、第三NMOS管的栅极和所述第四PMOS管的漏极连接，所述第二NMOS管的源极与第四NMOS管的漏极连接；所述第三NMOS管的漏极分别与所述第一NMOS管的漏极、栅极和所述第三PMOS管的漏极连接，所述第三NMOS管的栅极分别与所述第二NMOS管的栅极、漏极和所述第四PMOS管的漏极连接，所述第三NMOS管的源极与第五NMOS管的漏极连接。3.根...

【专利技术属性】
技术研发人员：李雪民，
申请(专利权)人：苏州领慧立芯科技有限公司，
类型：发明
国别省市：