单开关芯片电路、多开关芯片驱动系统及电子系统技术方案

本申请涉及一种单开关芯片电路、多开关芯片驱动系统及电子系统，该单开关芯片电路包括晶体管及栅极内阻电路；栅极内阻电路的一端与晶体管的栅极电连接、另一端用于与栅极驱动器电连接，栅极内阻电路包括并联连接的第一并联内阻电路与第二并联内阻电路；其中，第一并联内阻电路的一端及第二并联内阻电路的一端均与晶体管的栅极电连接；第一并联内阻电路的另一端及第二并联内阻电路的另一端均用于与栅极驱动器电连接；本申请可将抑制振荡及电压电流过冲的效果单独施加到单个晶体管上，同时可实现开关芯片导通和关断状态的解耦。实现开关芯片导通和关断状态的解耦。实现开关芯片导通和关断状态的解耦。

【技术实现步骤摘要】
单开关芯片电路、多开关芯片驱动系统及电子系统


[0001]本申请涉及开关芯片
，特别涉及一种单开关芯片电路、多开关芯片驱动系统及电子系统。

技术介绍

[0002]开关芯片(晶体管)的开关过程非常快，导通和关断时间通常仅有几十到几百ns，对寄生参数非常敏感。开关过程中所形成的振荡以及电压/电流过冲，会降低电力电子系统的电磁兼容性，增加额外的损耗，会加速器件老化，在严重情况下，可能会损坏器件，并影响到电力电子系统的安全稳定运行。
[0003]针对开关过程中的栅极振荡和电压电流过冲现象，目前的通用做法其一是在器件封装电路外的栅极驱动电路上调整栅极配置，比如选择较大的栅极驱动电阻，抑制振荡以及电压电流过冲，但是这种一般是在外部电路将多个开关芯片作为一个整体进行抑制，无法将抑制振荡的效果单独施加到每个开关芯片上。其二是在开关芯片内就把仅一个的栅极电阻做得较大，这样抑制振荡的效果能直接作用到每个开关芯片上。
[0004]但是，由于开关芯片的输入电容和输出电容不同，开关芯片损耗不同，开关芯片状态的应力也不同，因此对开关芯片而言的栅极导通电阻和关断电阻均是一样的数值(只有一个栅极电阻)，无法将导通关断这两个状态解耦。
[0005]申请内容
[0006]本申请实施例提供一种单开关芯片电路、多开关芯片驱动系统及电子系统，可将抑制振荡及电压电流过冲的效果单独施加到单个晶体管上，同时可实现开关芯片导通和关断状态的解耦。
[0007]第一方面，提供了一种单开关芯片电路，包括晶体管及栅极内阻电路；栅极内阻电路的一端与所述晶体管的栅极电连接、另一端用于与栅极驱动器电连接，所述栅极内阻电路包括并联连接的第一并联内阻电路与第二并联内阻电路；其中，所述第一并联内阻电路的一端及所述第二并联内阻电路的一端均与所述晶体管的栅极电连接；所述第一并联内阻电路的另一端及所述第二并联内阻电路的另一端均用于与所述栅极驱动器电连接；当栅极驱动器输出高电平时，所述第一并联内阻电路导通，所述第二并联内阻电路导通；当栅极驱动器输出低电平时，所述第一并联内阻电路断开，所述第二并联内阻电路导通。
[0008]一些实施例中，所述第一并联内阻电路包括二极管及第一电阻；所述二极管的正极用于与栅极驱动器电连接，所述二极管的负极与第一电阻的一端电连接，所述第一电阻的另一端与所述晶体管的栅极电连接
[0009]一些实施例中，所述二极管包括用于与栅极驱动器电连接的正极引线，与所述正极引线电连接的P型半导体，与所述P型半导体电连接的PN结，与所述PN结电连接的N型半导体，及与所述N型半导体电连接的负极引线，所述负极引线与所述第一电阻的一端电连接。
[0010]一些实施例中，当栅极驱动器输出高电平时，所述二极管导通；当栅极驱动器输出低电平时，所述二极管断开。
[0011]一些实施例中，所述第二并联内阻电路包括第二电阻；所述第二电阻的一端用于与所述二极管的正极、栅极驱动器电连接，所述第二电阻的另一端与所述第一电阻的另一端、所述晶体管的栅极电连接。
[0012]一些实施例中，当栅极驱动器输出高电平或低电平时，所述第二电阻均导通。
[0013]一些实施例中，所述晶体管包括MOS管或IGBT管。
[0014]第二方面，提供了一种多开关芯片驱动系统，包括栅极驱动电路，及与所述栅极驱动电路电连接的多个上述所述的单开关芯片电路。
[0015]一些实施例中，多个所述第一并联内阻电路中的第一电阻的阻值均相等，多个所述第二并联内阻电路中的第二电阻的阻值均相等。
[0016]第三方面，提供了一种电子系统，包括上述所述的多开关芯片驱动系统。
[0017]本申请提供的技术方案带来的有益效果包括：该单开关芯片电路的栅极内阻电路有两个并联电路，第一并联内阻电路和第二并联内阻电路，当栅极驱动器输出高电平时，第一并联内阻电路导通，所述第二并联内阻电路导通；当栅极驱动器输出低电平时，第一并联内阻电路断开，所述第二并联内阻电路导通；因此，在每个单开关芯片电路内部均设置有一栅极内阻电路，可以将抑制振荡及电压电流过冲的效果单独施加到单个晶体管上；同时在栅极驱动器驱动晶体管导通或断开的过程中，第一并联内阻电路导通和断开的情况不一样，因此栅极内阻电路的导通和断开的阻值不一样，可以实现导通关断这两个状态解耦。
附图说明
[0018]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为本申请提供的多开关芯片驱动系统的结构框图；
[0020]图2为本申请提供的多开关芯片驱动系统的电路示意图；
[0021]图3为本申请提供的多开关芯片驱动系统的结构示意图。
[0022]图中：100、单开关芯片电路；110、晶体管；120、栅极内阻电路；121、第一并联内阻电路；122、第二并联内阻电路；200、栅极驱动器。
具体实施方式
[0023]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0024]参见图1所示，本申请实施例提供了一种单开关芯片电路100，包括晶体管110及栅极内阻电路120；栅极内阻电路120的一端与所述晶体管110的栅极电连接、另一端用于与栅极驱动器200电连接，所述栅极内阻电路120包括并联连接的第一并联内阻电路121与第二并联内阻电路122；其中，所述第一并联内阻电路121的一端及所述第二并联内阻电路122的一端均与所述晶体管110的栅极电连接；所述第一并联内阻电路121的另一端及所述第二并
联内阻电路122的另一端均用于与所述栅极驱动器200电连接；当栅极驱动器200输出高电平时，所述第一并联内阻电路121导通，所述第二并联内阻电路122导通；当栅极驱动器200输出低电平时，所述第一并联内阻电路121断开，所述第二并联内阻电路122导通。
[0025]需要说明的是，参见图3所示，一个单开关芯片电路100，其包括栅极焊盘金属，通过栅极焊盘金属与栅极驱动器200等外部驱动电路相连，其内部则通过栅极互联线与元胞结构上的栅极相连，在芯片制造中，晶圆经扩散光刻蚀刻等工艺后，已形成数亿个元胞结构，而这些元胞结构要与栅极驱动器200等外部驱动电路相连，则需要在晶体管110内进行布线，然后淀积金属，使得晶体管110内电路与外部驱动电路连通，因此外部驱动电路通过栅极焊盘金属，再经过第一并联内阻电路121及第二并联内阻电路122抵达晶体管110的元胞结构上的栅极。
[0026]具体的，在本申请实施例中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种单开关芯片电路，其特征在于，包括：晶体管；以及，栅极内阻电路，一端与所述晶体管的栅极电连接、另一端用于与栅极驱动器电连接，所述栅极内阻电路包括并联连接的第一并联内阻电路与第二并联内阻电路；其中，所述第一并联内阻电路的一端及所述第二并联内阻电路的一端均与所述晶体管的栅极电连接；所述第一并联内阻电路的另一端及所述第二并联内阻电路的另一端均用于与所述栅极驱动器电连接；当栅极驱动器输出高电平时，所述第一并联内阻电路导通，所述第二并联内阻电路导通；当栅极驱动器输出低电平时，所述第一并联内阻电路断开，所述第二并联内阻电路导通。2.如权利要求1所述的单开关芯片电路，其特征在于，所述第一并联内阻电路包括二极管及第一电阻；所述二极管的正极用于与栅极驱动器电连接，所述二极管的负极与第一电阻的一端电连接，所述第一电阻的另一端与所述晶体管的栅极电连接。3.如权利要求2所述的单开关芯片电路，其特征在于，所述二极管包括用于与栅极驱动器电连接的正极引线，与所述正极引线电连接的P型半导体，与所述P型半导体电连接的PN结，与所述PN结电连接的N型半导体，及与所述N型半导体电连接的负极引线，所...

【专利技术属性】
技术研发人员：王民，余辰将，焦双凤，聂朝轩，高峰，
申请(专利权)人：智新半导体有限公司，
类型：发明
国别省市：