半导体器件及其封装结构制造技术

公开了一种半导体器件及其封装，包括半导体衬底、外延层、位于外延层中的隔离区、栅区、源区、漏区以及第一电极和第二电极；第一电极位于半导体器件的上表面上，与漏区电连接；第二电极位于半导体衬底的第二表面上，经由半导体衬底、隔离区与栅区和源区电连接。该半导体器件将第一电极和第二电极分别设置在半导体器件的上表面和下表面，可以适应不同封装形式的要求。本实用新型专利技术还提供一种半导体器件的封装结构，在第二支架的支撑部上设置凹槽以固定与芯片上表面电连接的第三支架，对第三支架起到限位作用，并且防止第三支架在塑封体的作用力下发生移动，从而确保第三支架与半导体器件之间保持有效电连接。之间保持有效电连接。之间保持有效电连接。

【技术实现步骤摘要】
半导体器件及其封装结构


[0001]本技术涉及半导体制造
，特别涉及一种半导体器件及其封装结构。

技术介绍

[0002]恒流二极管(CRD，Current Regulative Diode)是一种半导体恒流器件，是用两端结型场效应管(JFET)作为恒流源代替普通的由晶体管、稳压管和电阻等多个元件组成的恒流源，可以在一定的工作范围内保持一个恒定的电流值，其正向工作时为恒流输出，输出电流在几毫安到几十毫安之间，可直接驱动负载，具有电路结构简单，器件体积小、可靠性高等优点，因此得到了非常广泛的应用。尤其是随着仪器仪表、自动控制、载波通讯、航天卫星等
的持续发展，恒流二极管的市场需求不断扩大。
[0003]图1示出现有技术中恒流二极管的俯视图；图2示出图1沿AA
’
线的截面图。如图1和图2所示，所述恒流二极管包括衬底1、外延层2、隔离区3、栅极区4、源区5、漏区6、氧化层7、源电极8、漏电极9以及位于所述源电极和漏电极上方的钝化层10。氧化层7上还设置有第一接触孔11、第二接触孔12和第三接触孔13。栅极区4和源区5通过第一接触孔11、第二接触孔12和源电极8相连，漏区6通过第三接触孔13和漏电极9相连；隔离区3穿透外延层2与衬底1相连，其中，恒流二极管通过将栅极区4和源区5短接实现恒流特性。
[0004]这种布局形式，其源电极8和漏电极9均布置在芯片的同一表面上，从而难以满足不同封装形式的需求，例如SOD(Small Outline Diode)封装形式。

技术实现思路
r/>[0005]鉴于上述问题，本技术的目的在于提供一种半导体器件，将第一电极和第二电极分别设置在半导体器件的上表面和下表面，可以适应不同封装形式的要求。
[0006]根据本技术的第一方面，提供一种半导体器件，包括：半导体衬底，具有第一掺杂类型；外延层，位于所述半导体衬底的第一表面上，具有第二掺杂类型，第一掺杂类型与第二掺杂类型相反；隔离区，位于外延层中并围绕有源区设置，具有第一掺杂类型；栅区，自外延层表面延伸至外延层中，具有第一掺杂类型；源区，自外延层表面延伸至外延层中，具有第二掺杂类型；漏区，自外延层表面延伸至外延层中，具有第二掺杂类型；第一电极，位于所述半导体器件的上表面，与所述漏区电连接；第二电极，位于所述半导体衬底的第二表面，经由半导体衬底、隔离区与所述栅区和源区电连接。
[0007]优选地，所述半导体器件还包括：彼此隔离的第一布线区和第二布线区，其中，所述第一布线区用于将漏区与第一电极电连接；所述第二布线区用于将所述栅区和源区以及隔离区电连接。
[0008]优选地，所述第一布线区和所述第二布线区呈梳齿状交错设置。
[0009]优选地，所述第一布线区和所述第二布线区的材料为铝；和/或，所述第一电极和第二电极的材料为钛镍银合金。
[0010]优选地，所述半导体器件还包括：氧化层，位于所述外延层上，覆盖部分所述栅区、
部分源区、部分隔离区以及部分漏区；钝化层，位于所述第一布线区和第二布线区上，覆盖部分第一布线区以及覆盖第二布线区；其中，所述氧化层中设有第一接触孔、第二接触孔和第三接触孔，第一布线区经由第一接触孔与所述漏区接触；第二布线区经由第二接触孔与所述源区接触，以及经由第三接触孔与所述栅区、隔离区接触；所述钝化层至少包括一个开口，所述第一电极经由所述开口与所述第一布线区接触。
[0011]优选地，第一电极的尺寸为150～450μm。
[0012]根据本技术的另一方面，提供一种半导体器件的封装结构，包括：塑封体；引线框架，部分引线框架位于所述塑封体内；上述所述的半导体器件，位于所述塑封体内；其中，所述半导体器件的第一电极和第二电极经由所述引线框架引出至塑封体外。
[0013]优选地，所述引线框架包括第一支架、第二支架以及第三支架；第一支架包括第一基岛和第一引脚，第一基岛和第一引脚形成Z字形结构；第二支架包括支撑部和第二引脚，所述支撑部和所述第二引脚形成Z字形结构，所述支撑部上设置有凹槽；第三支架包括第三基岛和连接部，所述连接部呈L形，所述连接部的一端与第三基岛相连，另一端固定于所述支撑部的凹槽内；位于半导体器件上表面上的第一电极与第三基岛固定电连接，位于半导体器件下表面上的第二电极与第一基岛固定电连接。
[0014]优选地，所述第一引脚和所述第一基岛连接处具有第一弯折部，所述第一基岛与所述第一弯折部的夹角为钝角；所述第二引脚和所述支撑部连接处具有第二弯折部，所述支撑部与所述第二弯折部的夹角为钝角。
[0015]优选地，所述支撑部远离第二引脚的一端向上弯折形成第三弯折部，所述第三弯折部与所述支撑部的夹角为钝角。
[0016]本技术实施例提供的半导体器件，将第一电极和第二电极分别设置在半导体器件的上表面和下表面，可以适应不同封装形式的要求，例如SOD封装。
[0017]进一步地，第一电极和第二电极采用钛镍银合金材料，一方面能够提高半导体器件的导电性能，另一方面能够满足后续封装要求。
[0018]进一步地，第一电极经由第一布线区与漏区相连。第一布线区的材料为金属铝，其导电性能好且工艺成熟。
[0019]进一步地，所述半导体器件还包括位于外延层上的第二布线区，第二布线区用于将所述栅区、源区和隔离区电连接，从而使所述栅区和所述源区经由隔离区和半导体衬底与位于半导体器件下表面上的第二电极电连接。第二布线区的材料为金属铝。
[0020]进一步地，第一电极设置在半导体器件上表面的中央，第一布线区与第二布线区呈梳齿状交错设置，可以提高电流的输出效率。
[0021]本技术实施例提供的半导体器件的封装结构，在第二支架的支撑部上设置凹槽以固定与半导体器件上表面焊接的第三支架，对第三支架起到限位作用，并且防止第三支架在塑封体的作用力下发生移动，从而确保第三支架与半导体器件之间保持有效电连接。
[0022]进一步地，支撑部的一端向上延伸形成第三弯折部，可以避免第三支架焊接在凹槽时焊料溢出造成短路，以及避免后续封装过程中因焊料存留而造成短路。
附图说明
[0023]通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0024]图1为现有技术中恒流二极管的俯视示意图；
[0025]图2为现有技术中恒流二极管的截面示意图；
[0026]图3示出本技术实施例提供的半导体器件的俯视示意图；
[0027]图4示出本技术实施例提供的半导体器件的截面示意图；
[0028]图5示出本技术实施例提供的半导体器件封装结构的剖视图。
具体实施方式
[0029]以下将参照附图更详细地描述本技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，为了方便展示，部分已知的结构进行了简化处理或者省略。...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底，具有第一掺杂类型；外延层，位于所述半导体衬底的第一表面上，具有第二掺杂类型，第一掺杂类型与第二掺杂类型相反；隔离区，位于外延层中并围绕有源区设置，具有第一掺杂类型；栅区，自外延层表面延伸至外延层中，具有第一掺杂类型；源区，自外延层表面延伸至外延层中，具有第二掺杂类型；漏区，自外延层表面延伸至外延层中，具有第二掺杂类型；第一电极，位于所述半导体器件的上表面，与所述漏区电连接；第二电极，位于所述半导体衬底的第二表面，经由半导体衬底、隔离区与所述栅区和源区电连接。2.根据权利要求1所述的半导体器件，其特征在于，还包括：彼此隔离的第一布线区和第二布线区，其中，所述第一布线区用于将漏区与第一电极电连接；所述第二布线区用于将所述栅区和源区以及隔离区电连接。3.根据权利要求2所述的半导体器件，其特征在于，所述第一布线区和所述第二布线区呈梳齿状交错设置。4.根据权利要求2所述的半导体器件，其特征在于，所述第一布线区和所述第二布线区的材料为铝；和/或，所述第一电极和第二电极的材料为钛镍银合金。5.根据权利要求2所述的半导体器件，其特征在于，还包括：氧化层，位于所述外延层上，覆盖部分所述栅区、部分源区、部分隔离区以及部分漏区；钝化层，位于所述第一布线区和第二布线区上，覆盖部分第一布线区以及覆盖第二布线区；其中，所述氧化层中设有第一接触孔、第二接触孔和第三接触孔，第一布线区经由第一接触孔与所述漏区接触；第二布线区经由第二接触孔与所述源区接触，以及经由第三接触孔与所述栅区、隔离...

【专利技术属性】
技术研发人员：杨京花，韦仕贡，常国，张欣慰，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：新型
国别省市：