半导体装置制造方法及图纸

半导体装置包括第1芯片与第2布线层，第1芯片具有基板、形成在所述基板的第1面上的第1布线层，第2布线层形成在所述基板的所述第1面的相反侧的第2面上。所述第2布线层包括被提供第1电源电位的第1电源线、被提供第2电源电位的第2电源线、连接于所述第1电源线与所述第2电源线之间的开关。所述第1芯片包括第1接地线、被提供所述第2电源电位的第3电源线、配置有所述第1接地线以及所述第3电源线的第1区域、第2接地线、被提供所述第1电源电位的第4电源线、配置有所述第1接地线以及所述第4电源线的第2区域。俯视下，所述开关配置在所述第1区域与所述第2区域之间。域与所述第2区域之间。域与所述第2区域之间。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置


[0001]本专利技术涉及一种半导体装置。

技术介绍

[0002]半导体装置包含各种电路区域，作为电路区域之一例有标准单元区域。标准单元区域包含各种逻辑电路以及电源开关电路。
[0003]电源开关电路例如被设置在向半导体装置提供VDD电位的电源线与向逻辑电路的晶体管提供VVDD的电源的电源线之间，进行对该晶体管提供VVDD电源电位的开/关切换。通过使用电源开关电路，在无需使逻辑电路动作的时候可切断电源供给，抑制在构成逻辑电路的晶体管中产生的漏电流，降低消耗电力。
[0004]另外，已有人提出在主半导体芯片的背侧贴合包含布线的从属半导体芯片，通过从属半导体芯片的布线向主半导体芯片的晶体管提供电源电位的技术。这种技术也被称为BS
‑
PDN(backside
‑
power delivery network)。
[0005]<现有技术文献>
[0006]<专利文献>
[0007]专利文献1：美国专利申请公开第2015/0162448号说明书
[0008]专利文献2：美国专利第9754923号说明书
[0009]专利文献3：美国专利申请公开第2018/0145030号说明书
[0010]专利文献4：美国专利第8530273号说明书
[0011]专利文献5：(日本)专利第6469269号公报

技术实现思路

[0012]<本专利技术要解决的问题>
[0013]目前为止，关于在包含布线的从属半导体芯片内设置电源开关电路时的具体结构，尚未进行详细的研究。
[0014]本专利技术的目的在于提供一种能够适当地设置电源开关电路的半导体装置。
[0015]<用于解决问题的手段>
[0016]本公开的技术所涉及的半导体装置包括第1芯片以及第2布线层，第1芯片具有基板以及形成在所述基板的第1面上的第1布线层，第2布线层形成在所述基板的所述第1面的相反侧的第2面上，所述第2布线层包括提供第1电源电位的第1电源线、提供第2电源电位的第2电源线、连接于所述第1电源线与所述第2电源线之间的开关，所述第1芯片包括第1接地线、提供所述第2电源电位的第3电源线、配置有所述第1接地线以及所述第3电源线的第1区域、第2接地线、提供所述第1电源电位的第4电源线、配置有所述第1接地线以及所述第4电源线的第2区域，俯视下所述开关配置在所述第1区域与所述第2区域之间。
[0017]<专利技术的效果>
[0018]根据本专利技术的技术，能够适当地设置电源开关电路。
附图说明
[0019]图1是表示第1实施方式的半导体装置的概要的剖面图。
[0020]图2是表示第1实施方式中的第1芯片的布局的图。
[0021]图3是表示第1实施方式的半导体装置所包含的电路的结构的电路图。
[0022]图4是表示缓冲器的结构的电路图。
[0023]图5是表示缓冲器的平面结构的模式图。
[0024]图6是表示逆变器的结构的电路图。
[0025]图7是表示逆变器的平面结构的模式图。
[0026]图8是表示第1实施方式中的电源域的概要的模式图。
[0027]图9是表示第1实施方式的半导体装置的平面结构的模式图(其1)。
[0028]图10是表示第1实施方式的半导体装置的平面结构的模式图(其2)。
[0029]图11是表示第1实施方式的半导体装置的剖面图(其1)。
[0030]图12是表示第1实施方式的半导体装置的剖面图(其2)。
[0031]图13是表示第2实施方式的半导体装置的平面结构的模式图。
[0032]图14是表示第3实施方式的半导体装置的平面结构的模式图。
[0033]图15是表示第3实施方式的半导体装置的剖面图。
[0034]图16是表示第4实施方式的半导体装置的平面结构的模式图。
[0035]图17是表示第4实施方式的半导体装置的剖面图。
[0036]图18是表示第5实施方式的半导体装置的平面结构的模式图。
[0037]图19是表示第6实施方式的半导体装置的平面结构的模式图。
[0038]图20是表示第7实施方式的电源域的概要的模式图。
[0039]图21是表示第7实施方式的半导体装置的平面结构的模式图。
[0040]图22是表示第8实施方式的半导体装置的平面结构的模式图。
[0041]图23是表示第8实施方式的半导体装置的剖面图。
[0042]图24是表示第9实施方式的半导体装置的平面结构的概要的模式图。
[0043]图25是表示第9实施方式的半导体装置的概要的剖面图。
[0044]图26是表示第9实施方式的半导体装置的平面结构的模式图。
[0045]图27是表示第9实施方式的半导体装置的结构的剖面图。
[0046]图28是表示第10实施方式的半导体装置的平面结构的模式图。
[0047]图29是表示第11实施方式的半导体装置的剖面图。
[0048]图30是表示开关晶体管的剖面结构的例子的剖面图(其1)。
[0049]图31是表示开关晶体管的剖面结构的例子的剖面图(其2)。
具体实施方式
[0050]以下，参照附图对实施方式进行具体的说明。并且，在本说明书以及附图中，对实质上具有相同功能结构的结构要素，通过附加相同的符号有时会省略重复说明。另外，在以下的说明中，将与基板的表面平行并且彼此正交的两个方向设为X方向、Y方向，将垂直于基板的表面的方向设为Z方向。另外，本公开中所说的配置一致，并非是严格地排除制造上的偏差所致的不一致情况，即使是制造上的偏差导致配置有偏移的情况，也可视为配置一致。
[0051](第1实施方式)
[0052]首先，对第1实施方式进行说明。图1是表示第1实施方式的半导体装置的概要的剖面图。如图1所示，第1实施方式的半导体装置包括第1芯片10以及第2芯片20。
[0053]第1芯片10例如是半导体芯片，其包括基板11以及第1布线层12。基板11例如是硅基板，在基板11的表面侧形成有晶体管等的半导体元件。晶体管例如是源极、漏极以及沟道包含鳍13的FinFET。第1布线层12形成在基板11的表面上，包含布线14以及绝缘层15。布线14的一部分连接于鳍13。另外，例如在基板11的表面侧，形成有与布线14连接的电源线16，基板11上设有从电源线16到基板11的背面的孔17。孔17例如是硅穿孔(through
‑
silicon via：TSV)。在此，如图1所示，布线14的一部分呈孔形状，可连接于电源线16。
[0054]第2芯片20例如是半导体芯片，与第1芯片10的基板11的背面相对配置。第2本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其特征在于，包括：第1芯片，具有基板、形成在所述基板的第1面上的第1布线层；以及第2布线层，形成在所述基板的所述第1面的相反侧的第2面上，所述第2布线层包括：第1电源线，提供第1电源电位；第2电源线，提供第2电源电位；以及开关，连接于所述第1电源线与所述第2电源线之间，所述第1芯片包括：第1接地线；第3电源线，提供所述第2电源电位；第1区域，配置有所述第1接地线以及所述第3电源线；第2接地线；第4电源线，提供所述第1电源电位；以及第2区域，配置有所述第1接地线以及所述第4电源线，俯视下所述开关被配置在所述第1区域与所述第2区域之间。2.根据权利要求1所述的半导体装置，其特征在于，所述第2区域包括连接于所述第2接地线与所述第4电源线之间的控制电路，所述控制电路控制所述开关。3.根据权利要求1或2所述的半导体装置，其特征在于，所述第1接地线与所述第2接地线彼此电连接。4.根据权利要求1至3中的任一项所述的半导体装置，其特征在于，所述第1电源线具有俯视下与所述第2区域重叠的部分，所述第2电源线具有俯视下与所述第1区域重叠的部分，所述第1电源线以及所述第2电源线在所述第1区域与所述第2区域之间连接于所述开关。5.根据权利要求1至4中的任一项所述的半导体装置，其特征在于，所述第1电源线以及所述第2电源线俯视下沿着第1方向延伸，所述第1区域的至少一部分以及所述第2区域沿着所述第1方向配置，在与所述第1方向垂直的第2方向上，分别排列设有多个所述第1电源线以及所述第2电源线，所述开关共同连接于多个所述第1电源线与多个所述第2电源线之间。6.根据权利要求1至4中的任一项所述的半导体装置，其特征在于，所述第1电源线以及所述第2电源线俯视下沿着第1方向延伸，所述第1区域以及所述第2区域俯视下沿着与所述第1方向正交的第2方向配置，多个所述开关连接于所述第1电源线与所述第2电源线之间。7.根据权利要求6所述的半导体装置，其特征在于，所述第1接地线以及所述第3...

【专利技术属性】
技术研发人员：王文桢，冈本淳，武野纮宜，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：