一种三维单片集成电路结构及其制备方法技术

本发明专利技术公开了一种三维单片集成电路结构及其制备方法，属于集成电路领域。本发明专利技术所述三维单片集成电路结构的制备方法在器件层间隙设置空洞，并在空洞中引入具有高散热性的碳纳米管材料作为散热基体，不仅契合器件层低温键合的温度要求，提升整体集成电路的散热性能，同时通过结构设计将器件层以STI层隔离在独立硅岛中，不会导致电路设计和集成电路结构制备的复杂程度提升；所述方法可根据生产应用需求制备多层含碳纳米管薄膜结构的三维单片集成电路结构，施工性强且可靠性高。本发明专利技术还公开了所述三维单片集成电路结构的制备方法制备得的三维单片集成电路结构。制备得的三维单片集成电路结构。制备得的三维单片集成电路结构。

【技术实现步骤摘要】
一种三维单片集成电路结构及其制备方法


[0001]本专利技术涉及集成电路领域，具体涉及一种三维单片集成晶圆结构及其制备方法。

技术介绍

[0002]“摩尔定律”一直引领着集成电路的发展，然而由于现有光刻技术的瓶颈、互连延迟和工艺波动等问题，“摩尔定律”的运用正逼近物理极限。为了进一步提高现有产品的集成度，减小互连延迟，三维单片集成(M3D)的研究成为一种发展趋势。所谓M3D，是指上一层器件在下层器件制造好后依次序垂直制造，各层器件间通过层间淀积实现晶圆键合、单片层间通孔实现垂直互连。M3D制备工艺不仅可大大减少互连延迟，增加芯片集成度，还提供了混合多种器件技术构建高复杂度系统的可能性。此外，M3D具有更小的接触孔尺寸和高对准精度，因而可实现晶体管粒度的立体集成。
[0003]然而，由于三维立体集成的复杂组成，M3D的散热问题一直备受关注，且M3D的可靠性应用也需建立在其散热性良好的基础上。

技术实现思路

[0004]基于现有技术的不足，本专利技术的目的在于提供了一种三维单片集成电路结构的制备方法，该方法得到的三维单片集成电路结构引入碳纳米管作为散热材料，同时利用STI将电路结构隔离在独立硅岛内，可在不增加电路设计和制备工艺的复杂程度的基础上，有效提高所述电路结构的整体散热性。
[0005]为了达到上述目的，本专利技术采取的技术方案为：一种三维单片集成电路结构的制备方法，包括以下步骤：（1）在硅晶圆的衬底上经湿法氧化沉积氧化硅层；（2）通过氢离子注入在衬底和氧化硅层间形成H键；（3）经光刻和干法刻蚀在氧化硅层表面形成空洞；（4）在空洞中埋入碳纳米管，随后在空洞顶部注入形变胶固定，形成含碳纳米管的散热层；（5）对氧化硅层和散热层表面进行表面平坦化及清洁处理；（6）在真空环境下，将步骤（5）处理后的晶圆倒置在与该晶圆对应尺寸的支撑晶圆上形成键合，得复合晶圆结构；（7）对复合晶圆结构进行Si
‑
H键剥离和退火处理后，复合晶圆结构的上表面形成硅膜层，再对硅膜表面进行表面平坦化处理；（8）在处理后的硅膜层上设置器件层，随后在器件层上方覆盖STI（浅槽隔离）层，经表面平坦化处理后覆盖层间隔离层；所述器件层位于散热层的间隔处；（9）在层间隔离层上经湿法氧化沉积氧化硅层，根据电路设计需求重复步骤（2）~（8），即得到所述三维单片集成电路结构。
[0006]一般而言，三维单片集成电路结构中的器件层键合采用低温金属键合（例如，一般
其制成的器件先低温覆盖一层如钛等低温金属，随后以TiO2、Si3N4层作缓冲层覆盖，再进行低温键合及后续步骤，要求设计低温低于600℃，而如果没有互连工艺，则需要低于400℃），因此若要对其进行散热结构设计，其使用的散热材料需符合所述低温键合的温度需求。
[0007]本专利技术所述三维单片集成电路结构的制备方法引入具有高散热性的碳纳米管材料作为散热基体，不仅完美契合此类电路结构器件层低温键合的温度要求，同时通过结构设计将器件层以STI层隔离在独立硅岛中，不会导致电路设计和集成电路结构制备的复杂程度提升；所述方法可根据生产应用需求制备多层含碳纳米管薄膜结构的三维单片集成电路结构，不会因层数的多少增加生产工艺的难度。
[0008]优选地，所述衬底为N型衬底或P型衬底，掺杂浓度为10
14
~10
16
cm
‑3。
[0009]优选地，所述表面平坦化处理包括抛光处理和减薄处理。
[0010]优选地，所述形变胶为正硅酸乙酯（TEOS）。
[0011]经专利技术人实验发现，采用TEOS这种性质稳定且形变固定性好的胶质对空洞埋入碳纳米管后的残余缝隙进行填埋覆盖效果最佳。
[0012]优选地，所述在空洞中埋入碳纳米管时采用的方法为喷涂法。
[0013]现有技术中，半导体器件中引入碳纳米管的方法较多，包括溶液法、自组装法及喷涂法，而由于本专利技术所述三维单片集成电路涉及纳米器件，若采用低标准导入碳纳米管工艺则可能导致电路失效，影响成品率，因此以效果最佳的喷涂法实施碳纳米管的埋入。
[0014]优选地，所述三维单片集成电路结构中单层氧化硅层的厚度为20~145nm；优选地，所述三维单片集成电路结构中单层器件层的厚度为20~300nm；优选地，所得三维单片集成电路结构中空洞的宽度与电路设计的最小STI层间隔宽度之比≥3：1；更优选地，所得三维单片集成电路结构中空洞的宽度与电路预定设计的最小STI层间隔宽度之比为3:1。
[0015]空洞密度越密集，所得三维单片集成电路的散热性能越好，但相对而言机械强度降低，同时对设备及工艺需求难度提升，而空洞本身的宽度也并非可以任意设计，需要综合考虑STI层的间隔宽度，氧化硅层的厚度及器件层的厚度，以保障器件电路完全隔离不受影响，综合而言，以上述优选配比时空洞的密度设置的散热效果及可靠性最佳。
[0016]本专利技术的另一目的在于提供所述三维单片集成电路结构的制备方法制备得的三维单片集成电路结构。
[0017]该三维单片集成电路结构自下而上包括衬底、氧化硅层、散热层、器件层、STI层及层间隔离层；所述散热层含有碳纳米管；所述STI层与器件层平行且将器件层与散热层、层间隔离层隔离。
[0018]本专利技术的有益效果在于：本专利技术提供了一种三维单片集成电路结构的制备方法，该制备方法在器件层间隙设置空洞，并在空洞中引入具有高散热性的碳纳米管材料作为散热基体，不仅契合器件层低温键合的温度要求，提升整体集成电路的散热性能，同时通过结构设计将器件层以STI层隔离在独立硅岛中，不会导致电路设计和集成电路结构制备的复杂程度提升；所述方法可根据生产应用需求制备多层含碳纳米管薄膜结构的三维单片集成电路结构，施工性强且可靠性高。本专利技术还提供了所述三维单片集成电路结构的制备方法制备得的三维单片集成电路结构。
附图说明
[0019]图1为本专利技术三维单片集成电路结构的制备方法的流程示意图，其中1为硅晶圆衬底，2为氧化硅层，3为H键，4为空洞，5为含碳纳米管的散热层，6为支撑晶圆，7为硅膜，8为STI层，9为器件层，10为层间隔离层。
具体实施方式
[0020]若无特别说明，本专利技术实施例中所用原料均购自市场。
[0021]为了更好地说明本专利技术的目的、技术方案和优点，下面将结合具体实施例对本专利技术作进一步说明，其目的在于详细地理解本专利技术的内容，而不是对本专利技术的限制。
[0022]实施例1一种三维单片集成电路结构的制备方法的一种实施例，如图1所示，包括以下步骤：（1）在22nm工艺线宽器件生产线上，以8寸硅晶圆的N型衬底1（掺杂浓度10
14
~10
16
cm
‑3）上经湿法氧化沉积25nm厚度氧化硅层2；（2）通过氢离子注入在衬底和氧化硅层间形成H键3；（3）经光刻和干法刻蚀在氧化硅层表面形成空洞；（4）采用喷涂法在空洞中埋入碳纳米管，随后在空洞顶部注入形变胶TEOS固定，形成含碳纳米管的散热层5；（5）对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维单片集成电路结构的制备方法，其特征在于，包括以下步骤：（1）在硅晶圆的衬底上经湿法氧化沉积氧化硅层；（2）通过氢离子注入在衬底和氧化硅层间形成H键；（3）经光刻和干法刻蚀在氧化硅层表面形成空洞；（4）在空洞中埋入碳纳米管，随后在空洞顶部注入形变胶固定，形成含碳纳米管的散热层；（5）对氧化硅层和散热层表面进行表面平坦化及清洁处理；（6）在真空环境下，将步骤（5）处理后的晶圆倒置在与该晶圆对应尺寸的支撑晶圆上形成键合，得复合晶圆结构；（7）对复合晶圆结构进行Si
‑
H键剥离和退火处理后，复合晶圆结构的上表面形成硅膜层，再对硅膜表面进行表面平坦化处理；（8）在处理后的硅膜层上设置器件层，随后在器件层上方覆盖STI层，经表面平坦化处理后覆盖层间隔离层；所述器件层位于散热层的间隔处；（9）在层间隔离层上经湿法氧化沉积氧化硅层，根据电路设计需求重复步骤（2）~（8），即得到所述三维单片集成电路结构。2.如权利要求1所述三维单片集成电路结构的制备方法，其特征在于，所述衬底为N型衬底或P型衬底，掺杂浓度为10
14
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【专利技术属性】
技术研发人员：刘森，刘盛富，史林森，李建平，班桂春，
申请(专利权)人：微龛广州半导体有限公司，
类型：发明
国别省市：