用于蚀刻临界尺寸控制的非共形高选择性膜制造技术

说明一种在半导体装置中用于蚀刻方法的非共形、高选择性衬垫。一种方法包括在基板上形成膜堆叠；蚀刻膜堆叠以形成开口；在开口中沉积非共形衬垫；从开口的底部蚀刻非共形衬垫；以及相对于非共形衬垫选择性蚀刻膜堆叠以形成逻辑或存储器孔洞。非共形衬垫包括硼、碳或氮中的一者或多者。或氮中的一者或多者。或氮中的一者或多者。

【技术实现步骤摘要】
【国外来华专利技术】用于蚀刻临界尺寸控制的非共形高选择性膜


[0001]本公开内容的实施例总体涉及在半导体装置中于蚀刻工艺期间用于形成保护层的沉积方法。更具体而言，本公开内容的实施例涉及在半导体装置中用于蚀刻工艺的非共形、高度选择性衬垫。

技术介绍

[0002]半导体技术以快速的节奏发展，且随着先进技术装置尺寸已缩小以提供更快的每单位空间的处理和存储。随着半导体技术的发展，市场需要每单位面积具有越来越多结构的越来越小的芯片。在小型化方面已取得许多进步的一种类别的装置为存储器装置。
[0003]存储器区段的两种支柱为NAND闪存及DRAM。DRAM为动态、易失性且非常快，使其良好地适合用于短期系统存储器。相反地，NAND闪存为非易失性，意味着其具有良好的保留且可良好作用于长期存储。随着需求持续增长，此两种存储器类型的主要目标为更高的速度、更高的密度、以及更低的位成本。
[0004]DRAM继续扩展至更小单元设计。此尺寸缩小驱动引入多重图案化技术。平面NAND亦面临规模限制，且最终改变路线朝垂直方向移动。此垂直整合对3D NAND装置放宽了平版印刷要求本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种方法，包括：在基板上形成膜堆叠，所述膜堆叠包括氧化材料和氮化材料的多个交替层，并且所述膜堆叠具有堆叠厚度；蚀刻所述膜堆叠至第一深度，以形成具有至少一个侧壁和底部的开口，所述第一深度小于所述厚度；在所述开口的所述至少一个侧壁和所述底部上沉积非共形衬垫，在所述开口的所述底部上的所述非共形衬垫具有厚度，所述厚度小于在所述开口的所述至少一个侧壁上的所述非共形衬垫的厚度；从所述开口的所述底部蚀刻所述非共形衬垫；相对于所述非共形衬垫选择性蚀刻所述膜堆叠至第二深度，以形成孔洞；以及移除所述非共形衬垫。2.如权利要求1所述的方法，其中所述堆叠厚度在约1μM至约10μM的范围中。3.如权利要求1所述的方法，进一步包括：在蚀刻之前在所述膜堆叠上形成图案化硬掩模。4.如权利要求3所述的方法，其中在所述图案化硬掩模中的开口暴露待蚀刻的所述膜堆叠的部分。5.如权利要求4所述的方法，其中在所述图案化硬掩模中的所述开口具有在约1nm至约3000nm的范围中的宽度。6.如权利要求1所述的方法，其中所述非共形衬垫包括以下项中的一者或多者：硼、碳或氮。7.如权利要求1所述的方法，其中所述非共形衬垫通过化学气相沉积来沉积。8.如权利要求1所述的方法，其中所述非共形衬垫通过将所述基板暴露至含硼前驱物和反应物而形成。9.如权利要求1所述的方法，其中所述孔洞包括以下项中的一者或多者：存储器孔洞或字符线缝。10.如权利要求1所述的方法，其中所述第二深度在约1μM至约10μM的范围中。11.如权利要求1所述的方法，其中所述孔洞具有约50nm的减少的弓曲临界尺寸。12.如权利要求1所述的方法，其中所述非共形衬垫具有在约1nm至约50nm的范围中的厚度。13.如权利要求1所述的方法，其中所述非共形衬垫通过工艺移除，所述工艺包括在氧化环境中...

【专利技术属性】
技术研发人员：B，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：