多指型静电放电保护元件制造技术

一种多指型静电保护元件在输入浪涌电流的输入布线与基准电位布线之间相互并连了２ｎ个（ｎ为２以上的自然数）的指（Ｆ１）至（Ｆ２ｎ）。在各指（Ｆｉ）（ｉ＝１～２ｎ）中，以漏极电阻（Ｒｄｉ）、ＮＭＯＳ晶体管（Ｔｉ）、源极电阻（Ｒｓｉ）的顺序串联。且，由相互邻近的２个指（Ｆ２ｊ－１）和指（Ｆ２ｊ）（ｊ为１至ｎ的自然数）构成１个单元（Ｕｊ），在各单元中，将一方的源极连接到另一方的栅极，将另一方的源极连接至一方的栅极。且，将指（Ｆ２ｊ）的源极（Ｓ２ｊ）连接至下一单元（Ｕｊ＋１）的源极（Ｓ２ｊ＋１），将２ｎ个指连接成环状。

【技术实现步骤摘要】

本专利技术涉及一种多指型静电放电保护元件，保护形成于半导体集成电路中的电路元件免受静电放电破坏，特别涉及多指MOS型静电放电保护元件，相互并联连接了多个指。
技术介绍
以往，为了保护半导体集成电路中的电路元件免受静电放电(以下，也称作ESD(Electro Static Discharge))的破坏，使用由二极管或电阻元件构成的静电放电保护元件(以下，也称作ESD保护元件)。而近来，设于CMOS(Complementary Metal Oxide Semiconducto互补型金属氧化膜半导体)集成电路中的ESD保护元件被置换成了MOS型保护元件，该MOS型保护元件利用了电阻低于由二极管或电阻元件构成的ESD保护元件的且放电能力很高的寄生双极动作。该MOS型保护元件利用了MOSFET(MOS Field Effect Transistor场效应型MOS晶体管)的快回(スナップバック)现象。在由寄生双极构成的MOS型保护元件中，其使电流通过的能力也有限，若不把保护元件的宽度扩大到400～800μm左右，保护性能往往不能满足要求水平。但，通常在集成电路中，因焊接点的配置等限制了布局，从而不得不将MOS型保护元件容纳到规定范围内的面积中的情况居多。因此，采用了将MOS型保护元件有效地配置到规定面积内的方法，不将MOS型保护元件作为单一的元件，而将多个宽度为10～50μm左右的被称作指(フィンガ一)的小型MOSFET配列到与电流流过的方向正交的方向(以下称作横向)并相互并联。此时，还有将各指的源极和漏极分别共同地相互并联多个指的方法，也有单独列出小型MOSFET，并将这些相互并联的方法(例如参照非专利文献1)。图15为表示现有的MOS型保护元件，即利用NMOSFET的快回现象的输入保护元件的俯视图，图16为表示沿图15所示的A-A’线的剖面及其等价电路的图，图17为表示在横轴表示施加于该保护元件的电压且纵轴表示流过该保护元件的电流的该MOS型保护元件的动作特性的图表。如图15及图16所示，在该MOS型保护元件101中，在P型衬底102上相互并行设置了以一方向延伸的多个栅电极103，P型衬底102的表面的栅电极103的正下方区域成为了沟道区104。并且，P型衬底102的表面的沟道区104之间的区域成为了源区105或漏区106，且源区105或漏区106相交替排列。由此，形成多个MOSFET111，在相互邻近的MOSFET111之间源区或漏区为共同的。并且，在源区105及漏区106表面分别有多个接触107沿着源电极103延伸的方向配列成1列。且，在P型衬底102的表面设有由P+扩散区构成的保护环108，以便围住该多个MOSFET111，并与地线109连接。该保护环108是为防止门锁而设。还在形成于漏区106表面的接触107上连接了输入台110。接着，参照图15至图17，对该MOS型保护元件101的动作进行说明。在输入台110上输入了浪涌电流时，该浪涌电流通过接触107流入漏区106，漏极电压上升。若漏极电压达到图17中以电压Vt0示出的电压以上，则在漏区106与沟道区104之间的PN结中开始雪崩击穿，有衬底电流流过。此时，形成寄生双极，即各指的源区105变成发射极，含有保护环108的P型衬底102变成基极，漏区106变成集电极。由于流过P型衬底102内的电流，在P型衬底102内产生相当于该电流与P型衬底102的电阻之积的电位差，因此P型衬底102中的漏区105的底面附近的电位相对保护环108上升。如图17所示，若施加到MOS型保护元件101的电压达到电压Vt1，则源区105的底面附近相对保护环108的电位变成可使源区105与沟道区104之间的PN结正向偏置的程度，例如变成0.7V左右，该PN结被正向偏置而使电流更加流入，从而导通寄生双极，成为低电阻状态。其结果，使更大的电流流过。可将该现象称作快回，而将电压Vt1称作快回起始电压或触发电压。再者，若要使用通常的电流-电压测定装置进行图17所示的I-V测定，因通常装置的测定所需的电流持续时间很长，所以在DUT(deviceunder test被测定装置)达到快回状态之前就被破坏掉了。因此，测定快回现象时，通常使用被称作TLP(Transmission Line Pulser)的测定装置。该装置将持续时间为100nsec左右的矩形电流波施加到DUT上，并根据其电压及电流的变化来读取DUT的电流值及电压值(例如参照非专利文献2)。一般根据经验来讲，由TLP测定的DUT的破坏电流It2[A]和由人体带电模式试验(HBM试验)测定的DUT的破坏电流V[V]有V＝It2×1500的关系。在非专利文献3中记载着，因雪崩电流相对施加于PN结部分的电场的依赖性极大，所以在MOS晶体管中电场最强的转角部分产生快回的概率高。且在非专利文献4中公开有，在使用低电阻衬底的处理过程等，根据处理不平衡，会有在指内的随机位置局部地发生快回现象的情况。如上所述，在单一指的保护元件中，有因这些已说明的电流集中而元件被破坏等问题存在。且会有快回电压过高的情况出现，因此会有由于过大的电压施加到自身的栅电极上，以至破坏的情况出现。作为于此相关的专利技术有专利文献3和专利文献4等。在专利文献3中如图30所示，在源区的扩散层设置电阻，并通过该电阻将栅电极和接地电位进行连接，防止过大的电压被施加到晶体管的栅电极上。在专利文献4中记载的结构，如图31所示，通过在源极两侧设置切口，附加电阻，降低因施加静电而电场易集中的场氧化膜和栅电极和源区或漏区的边界点中的静电应力的大电压，防止发生静电破坏。在由多个指构成的MOS型保护元件(多指型保护元件)中，存在如下的问题。在多指体中，每个指的动作都不同。该动作差可由衬底电阻之差来进行说明。即，分别从指方向看的至接地电极(通常为保护环)的距离不同，因此衬底电阻，即寄生双极晶体管的基极电阻各不相同，结果由于雪崩击穿后的电荷蓄留，在形成于各MOSFET的源区和沟道区的结区的局部电压上产生了差距。由此，各寄生双极晶体管达到快回电压的时序不同，且各寄生双极晶体管被导通的时序也不同。实际上，如图15及图16所示，衬底电位与指相互的衬底电流耦合，或衬底电阻根据各指的三维的电流路径、指内部的宽度方向上的衬底电阻而不同，至于指之间的衬底电阻不同的原因，则存在复杂的因素。当在指的漏极侧PN结，即漏区与沟道区之间的PN结有电流流过时，因指内的电位差中该PN结部分的电位差占多半，所以主要在该PN结区发热。电流与结温度之间具有正的相关关系，温度越高电流越大。即，由于处理的不平衡及结构等导致电流集中到部分指上，或在指内具有接触电阻及漏极电阻等的不平衡，若电流集中到特定的指或指内的特定区域，以此为开端，其电流集中的指或指内区域的PN结发热，而温度上升，还产生电流增加等正的反馈现象，进而熔化发热部分。因此，在其他的指导通之前，最先导通的指被破坏掉，而无法生成多指体结构。另一方面，在保护元件上设置触发电路，从而确实地导通保护元件的寄生双极的技术被公开(例如，参照专利文献1)。图18为表示专利文献1所公开的现有的保护元件的等价电路图。如图18所示，在该现有的保护元件中，在输入浪涌电流的输入台121上本文档来自技高网...

【技术保护点】
一种多指型元件，具备在输入浪涌电流的输入布线与被施加基准电位的基准电位布线之间相互并联的多个指，其特征在于，所述多个指以多个分组成第１至第ｎ（ｎ为２以上的自然数）的单元，所述各指具有，漏极连接至前述输入布线的晶体管；和　 　一端连接至该晶体管的源极且另一端连接至所述基准电位布线的源极电阻，所述晶体管的源极连接在该晶体管所属指的同一单元的其余指的晶体管的栅极上，属于第１单元的至少两个晶体管的源极分别连接至属于第２单元的至少一个晶体管的源极和属于 第ｎ单元的至少一个晶体管的源极，属于第ｋ（ｋ为２至（ｎ－１）的自然数）单元的至少两个晶体管的源极分别连接至属于第（ｋ－１）单元的至少一个晶体管的源极和属于第（ｋ＋１）单元的至少一个晶体管的源极，属于第ｎ单元的至少两个晶体管的 源极分别连接至属于第（ｎ－１）单元的至少一个晶体管的源极和属于第１单元的至少一个晶体管的源极。

【技术特征摘要】
JP 2003-7-28 281380/2003;JP 2004-4-21 125546/20041.一种多指型元件，具备在输入浪涌电流的输入布线与被施加基准电位的基准电位布线之间相互并联的多个指，其特征在于，所述多个指以多个分组成第1至第n(n为2以上的自然数)的单元，所述各指具有，漏极连接至前述输入布线的晶体管；和一端连接至该晶体管的源极且另一端连接至所述基准电位布线的源极电阻，所述晶体管的源极连接在该晶体管所属指的同一单元的其余指的晶体管的栅极上，属于第1单元的至少两个晶体管的源极分别连接至属于第2单元的至少一个晶体管的源极和属于第n单元的至少一个晶体管的源极，属于第k(k为2至(n-1)的自然数)单元的至少两个晶体管的源极分别连接至属于第(k-1)单元的至少一个晶体管的源极和属于第(k+1)单元的至少一个晶体管的源极，属于第n单元的至少两个晶体管的源极分别连接至属于第(n-1)单元的至少一个晶体管的源极和属于第1单元的至少一个晶体管的源极。2.如权利要求1所述的多指型元件，其中，所述各单元分别由2个所述指构成。3.如权利要求1或2所述的多指型元件，其中，在至少1个所述单元中，1个指为在其晶体管的栅极施加了预驱动电路的输出的驱动元件。4.一种多指型元件，具备在输入浪涌电流的输入布线和被施加基准电位的基准电位布线之间相互并联的第1至第n(n为2以上的自然数)指，其特征在于，各所述指，具有漏极连接至所述输入布线的晶体管；和一端连接至该晶体管的源极且另一端连接至所述基准电位布线的源极电阻，属于所述第1指的晶体管的源极连接至属于第2指的晶体管的栅极，并且通过第1源极间电阻连接至属于所述第n指的晶体管的源极，属于第k(k为2至(n-1)的自然数)指的晶体管的源极连接至属于第(k+1)指的晶体管的栅极上，并且通过第k源极间电阻连接至属于所述第(k-1)指的晶体管的源极，属于第n指的晶体管的源极连接至属于第1指的晶体管的栅极，并且通过第n源极间电阻连接至属于第(n-1)指的晶体管的源极。5.如权利要求4所述的多指型元件，其中，所述第1源极间电阻为阳极连接至所述第1指的晶体管的源极且阴极连接至所述第n指的晶体管的源极的第1二极管，所述第k源极间电阻为阳极连接至该第k指的晶体管的源极且阴极连接至第(k-1)指的晶体管的源极的第k二极管，所述第n源极间电阻为阳极连接至该第n指的晶体管的源极且阴极连接至第(n-1)的晶体管的源极的第n二极管。6.一种多指型元件，具备在输入浪涌电流的输入布线和被施加基准电位的基准电位布线之间相互并联的第1至第n(n为2以上的自然数)指，其特征在于，所述各指，具有漏极连接至所述输入布线的晶体管；和一端连接至该晶体管的源极且另一端连接至所述基准电位布线的源极电阻，所述第1至第n的n个指中第(n-m+1)(m为1至(n-2)的自然数)至第n的m个指是在其晶体管的栅极上施加了预驱动电路的输出的驱动元件，属于第k(k为1至(n-m-1)的自然数)指的晶体管的源极连接至属于第(k+1)指的晶体管的栅极，属于第(n-m)指的晶体管的源极连接至属于第(n-m+1)至n的指的晶体管的栅极，属于第(n-m+1)至n的指的晶体管的源极连接至属于第1指的晶体管的栅极。7.如权利要求6所述的多指型元件，其中，具有正电位施加电路，在所述输入布线上输入了浪涌电流时，对属于所述第1指的晶体管的栅极施加正电位。8.一种多指型元件，具备在输入浪涌电流的输入布线和被施加基准电位的基准电位布线之间相互并联的第1至第n(n为2以上的自然数)指，其特征在于，所述各指，具有漏极连接至前述输入布线的晶体管；和一端连接至该晶体管的源极且另一端连接至所述基准电位布线的源极电阻，具有在所述输入布线上输入了浪涌电流时向属于所述第1指的晶体管的栅极施加正电位的正电位施加电路，属于第k(k为1至(n-1)的自然数)指的晶体管的源极连接至属于第(k+1)指的晶体管的栅极。9.如权利要求8所述的多指型元件，其中，属于所述第n指的晶体管的源极连接至属于所述第1指的晶体管的栅极。10.如权利要求7所述的多指型元件，其中，所述正电位施加电路，具备电容，一个电极连接至所述输入布线且另一个电极连接至属于所述第1指的晶体管的栅极；和电阻，一端连接至属于所述第1指的晶体管的栅极且另一端连接至所述基准电位布线。11.如权利要求8所述的多指型元件，其中，所述正电位施加电路，具备电容，一个电极连接至所述输入布线且另一个电极连接至属于所述第1指的晶体管的栅极；和电阻，一端连接至属于所述第1指的晶体管的栅极且另一端连接至所述基准电位布线。12.如权利要求7所述的多指型元件，其中，所述正电位施加电路，具有1个或串联连接的多个二极管，阳极连接至所述输入布线侧且阴极连接至属于所述第1指的晶体管的栅极侧；和电阻，一端连接至属于所述第1指的晶体管的栅极且另一端连接至所述基准电位布线。13.如权利要求8所述的多指型元件，其中，所述正电位施加电路，具有1个或串联连接的多个二极管，阳极连接至所述输入布线侧且阴极连接至属于所述第1指的晶体管的栅极侧；和电阻，一端连接至属于所述第1指的晶体管的栅极且另一端连接至所述基准电位布线。14.如权利要求1所述的多指型元件，其中，所述晶体管为形成于半导体衬底表面的MOS型晶体管。15.如权利要求4所述的多指型元件，其中，所述晶体管为形成于半导体衬底表面的MOS型晶体管。16.如权利要求6所述的多指型元件，其中，所述晶体管为形成于半导体衬底表面的MOS型晶体管。17.如权利要求8所述的多指型元件，其中，所述晶体管为形成于半导体衬底表面的MOS型晶体管。18.如权利要求14所述的多指型元件，其中，所述各晶体管的源极通过衬底电阻连接至该晶体管的沟道区。19.如权利要求15所述的多指型元件，其中，所述各晶体管的源极通过衬底电阻连接至该晶体管的沟道区。20.如权利要求16所述的多指型元件，其中，所述各晶体管的源极通过衬底电阻连接至该晶体管的沟道区。21.如权利要求17所述的多指型元件，其中，所述各晶体管的源极通过衬底电阻连接至该晶体管的沟道区。22.如权利要求14所述的多指型元件，其中，所述各晶体管的源极通过衬底电阻连接至不同于该晶体管的其他晶体管的沟道区。23.如权利要求15所述的多指型元件，其中，所述各晶体管的源极通过衬底电阻连接至不同于该晶体管的其他晶体管的沟道区。24.如权利要求16所述的多指型元件，其中，所述各晶体管的源极通过衬底电阻连接至不同于该晶体管的其他晶体管的沟道区。25.如权利要求17所述的多指型元件，其中，所述各晶体管的源极通过衬底电阻连接至不同于该晶体管的其他晶体管的沟道区。26.如权利要求14所述的多指型元件，其中，所述源极由形成于所述半导体衬底表面的杂质扩散区构成，所述源极电阻为该杂质扩散区中连接至所述基准电位布线的第1部分和与沟道区接触的第2部分之间的第3部分的电阻。27.如权利要求15所述的多指型元件，其中，所述源极由形成于所述半导体衬底表面的杂质扩散区构成，所述源极电阻为该杂质扩散区中连接至所述基准电位布线的第1部分和与沟道区接触的第2部分之间的第3部分的电阻。28.如权利要求16所述的多指型元件，其中，所述源极由形成于所述半导体衬底表面的杂质扩散区构成，所述源极电阻为该杂质扩散区中连接至所述基准电位布线的第1部分和与沟道区接触的第2部分之间的第3部分的电阻。29.如权利要求17所述的多指型元件，其中，所述源极由形成于所述半导体衬底表面的杂质扩散区构成，所述源极电阻为该杂质扩散区中连接至所述基准电位布线的第1部分和与沟道区接触的第2部分之间的第3部分的电阻。30.如权利要求26所述的多指型元件，其中，所述第3部分中与从所述第1部分朝向所述第2部分的方向正交的方向的长度比该方向的所述第1部分的长度和所述第2部分的长度短。31.如权利要求27所述的多指型元件，其中，所述第3部分中与从所述第1部分朝向所述第2部分的方向正交的方向的长度比该方向的所述第1部分的长度和所述第2部分的长度短。32.如权利要求28所述的多指型元件，其中，所述第3部分中与从所述第1部分朝向所述第2部分的方向正交的方向的长度比该方向的所述第1部分的长度和所述第2部分...

【专利技术属性】
技术研发人员：儿玉纪行，泽畠弘一，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]