半导体结构及半导体结构制作方法技术

本发明专利技术实施例属于半导体制作技术领域，涉及一种半导体结构及半导体结构制作方法，用于解决外部连接层容易与栅极导体层或者其他导电膜层之间发生漏电，进而影响半导体结构性能的问题。该半导体结构的栅介质层设置在衬底和导电层之间，衬底包括同层设置的半导体基底以及绝缘基底，导电层包括在衬底上的投影覆盖半导体基底的栅极导体层、以及在衬底上的投影覆盖绝缘基底的外部连接层，栅极导体层、栅介质层以及半导体基底构成晶体管结构，外部连接层朝向衬底的底面上设置有凹槽，凹槽内填充有绝缘体；设置在凹槽内的绝缘体可以减小外部连接层的体积，进而避免外部连接层与其他的导电膜层之间发生漏电，提高了半导体结构的性能。提高了半导体结构的性能。提高了半导体结构的性能。

【技术实现步骤摘要】
半导体结构及半导体结构制作方法


[0001]本专利技术实施例涉及半导体制造
，尤其涉及一种半导体结构及半导体结构制作方法。

技术介绍

[0002]随着存储设备技术的逐渐发展，动态随机存储器(Dynamic Random Access Memory，简称DRAM)以其较高的密度以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器包括晶体管结构以及与晶体管结构电连接的电容结构，通过晶体管结构可以实现对电容结构内存储的数据的读取，或者向电容结构内写入数据。
[0003]相关技术中，半导体结构包括依次层叠设置的衬底、栅介质层、第一导电层、第二导电层、第三导电层以及栅极绝缘层；第二导电层与第一导电层和第三导电层接合，以构成导体层；衬底包括同层设置的半导体基底和绝缘基底，导体层包括在衬底上的投影覆盖半导体基底的栅极导体、以及在衬底上的投影覆盖绝缘基底的外部连接层，栅极导体层、栅介质层以及半导体基底构成晶体管结构；外部连接层用于形成连接外部器件的连接部。
[0004]然而，半导体结构的体积较小，使得外部连接层与栅极导体层或者其他的导电膜层之间距离较小，外部连接层容易与栅极导体层或者其他导电膜层之间发生漏电，进而影响半导体结构的性能。

技术实现思路

[0005]有鉴于此，本专利技术实施例提供一种半导体结构及半导体结构制作方法，以解决外部连接层容易与栅极导体层或者其他导电膜层之间发生漏电，进而影响半导体结构性能的技术问题。
[0006]本专利技术实施例提供了一种半导体结构，包括：层叠设置的衬底、栅介质层以及导电层，所述栅介质层位于所述衬底和所述导电层之间；所述衬底包括同层设置的半导体基底以及绝缘基底，所述导电层包括在所述衬底上的投影覆盖所述半导体基底的栅极导体层、以及在所述衬底上的投影覆盖所述绝缘基底的外部连接层，所述外部连接层朝向所述衬底的底面设置有凹槽，所述凹槽内填充有绝缘体。
[0007]在可以包括上述实施例的一些实施例中，所述导电层包括层叠设置的第一导电层和第二导电层，所述第一导电层靠近所述衬底设置；所述凹槽设置在所述第一导电层朝向衬底的底面上。
[0008]在可以包括上述实施例的一些实施例中，所述凹槽贯穿所述外部连接层对应的所述第一导电层。
[0009]在可以包括上述实施例的一些实施例中，所述导电层还包括位于所述第一导电层和所述第二导电层之间的第三导电层，所述第三导电层与所述第一导电层和所述第二导电层接合。
[0010]在可以包括上述实施例的一些实施例中，所述半导体结构还包括栅极绝缘层，所
述栅极绝缘层覆盖在所述导电层背离所述衬底的一侧，且所述栅极绝缘层具有延伸至所述导电层垂直于所述衬底的侧壁上的绝缘侧壁。
[0011]在可以包括上述实施例的一些实施例中，所述外部连接层对应的所述绝缘侧壁上设置有与所述凹槽连通的侧壁开口。
[0012]在可以包括上述实施例的一些实施例中，所述半导体结构还包括绝缘覆盖层，所述绝缘覆盖层覆盖在所述栅极绝缘层以及所述衬底上；所述绝缘覆盖层上设置有通道，所述通道延伸至所述栅介质层，所述通道与所述侧壁开口连通；所述通道内填充有绝缘填充物。
[0013]在可以包括上述实施例的一些实施例中，所述绝缘填充物与所述绝缘体为一体结构。
[0014]在可以包括上述实施例的一些实施例中，所述半导体结构还包括接线部，所述接线部的一端与所述外部连接层背离所述衬底的一侧连接，所述接线部的另一端向背离所述衬底的方向延伸，所述接线部用于与外部器件连接。
[0015]本专利技术实施例还提供一种半导体结构制作方法，
[0016]提供衬底，所述衬底包括同层设置的半导体基底以及绝缘基底；
[0017]在所述衬底上形成层叠的栅介质层、第一导电层、第二导电层以及绝缘覆盖层，所述绝缘覆盖层覆盖在所述第一导电层和所述衬底上；
[0018]在所述绝缘覆盖层上形成掩膜层，所述掩膜层上具有蚀刻孔，部分所述蚀刻孔在所述绝缘基底上的投影与所述第二导电层在所述绝缘基底上的投影重合；
[0019]去除所述蚀刻孔对应的所述绝缘覆盖层，以形成通道，所述通道至少延伸至所述栅介质层；
[0020]通过所述通道去除投影位于所述绝缘基底上的至少部分所述第二导电层，以形成凹槽；
[0021]通过所述通道在所述凹槽内形成绝缘体。
[0022]在可以包括上述实施例的一些实施例中，在形成所述绝缘覆盖层之前还包括：在所述第一导电层和所述第二导电层上形成栅极绝缘层，所述栅极绝缘层覆盖所述第一导电层上，且所述栅极绝缘层具有延伸至所述第一导电层和所述第二导电层垂直于所述衬底的侧壁上的绝缘侧壁；
[0023]形成所述凹槽之前包括：通过所述通道对所述栅极绝缘层进行蚀刻，以去除正对所述绝缘基底的所述绝缘侧壁，以形成侧壁开口；
[0024]形成所述凹槽包括：通过所述通道以及所述侧壁开口去除投影位于所述绝缘基底上的至少部分所述第二导电层，以形成凹槽。
[0025]在可以包括上述实施例的一些实施例中，通过所述通道在所述凹槽内形成绝缘体的同时，在所述通道内形成绝缘填充物。
[0026]在可以包括上述实施例的一些实施例中，在形成所述第二导电层之前还包括在所述第一导电层上形成第三导电层。
[0027]本实施例提供的半导体结构及半导体结构制作方法，栅介质层设置在衬底和导电层之间，衬底包括同层设置的半导体基底以及绝缘基底，导电层包括在衬底上的投影覆盖半导体基底的栅极导体层、以及在衬底上的投影覆盖绝缘基底的外部连接层，栅极导体层、
栅介质层以及半导体基底构成晶体管结构，外部连接层朝向衬底的底面上设置有凹槽，凹槽内填充有绝缘体；设置在凹槽内的绝缘体可以减小外部连接层的体积，进而避免外部连接层与其他的导电膜层之间发生漏电，提高了半导体结构的性能。
附图说明
[0028]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0029]图1为本专利技术实施例提供的半导体结构的俯视图；
[0030]图2为图1中A-A向的截面图；
[0031]图3为图1中B-B向的剖视图；
[0032]图4为图1中C-C向的剖视图；
[0033]图5为本专利技术实施例提供的半导体结构制作方法流程图；
[0034]图6为本专利技术实施例提供的半导体结构制作方法中形成绝缘覆盖层后的结构示意；
[0035]图7为图6中D-D向的剖视图；
[0036]图8为图6中E-E向的剖视图；
[0037]图9为图6中F-F向的剖视图
[0038]图10为本专利技术实施例提供的半导体结构制作方法中形成掩膜层后的结构示意图；
[0039]图11为图10中G-G向的剖视图；
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：层叠设置的衬底、栅介质层以及导电层，所述栅介质层位于所述衬底和所述导电层之间；所述衬底包括同层设置的半导体基底以及绝缘基底，所述导电层包括在所述衬底上的投影覆盖所述半导体基底的栅极导体层、以及在所述衬底上的投影覆盖所述绝缘基底的外部连接层，所述外部连接层朝向所述衬底的底面设置有凹槽，所述凹槽内填充有绝缘体。2.根据权利要求1所述的半导体结构，其特征在于，所述导电层包括层叠设置的第一导电层和第二导电层，所述第一导电层靠近所述衬底设置；所述凹槽设置在所述第一导电层朝向衬底的底面上。3.根据权利要求2所述的半导体结构，其特征在于，所述凹槽贯穿所述外部连接层对应的所述第一导电层。4.根据权利要求2或3所述的半导体结构，其特征在于，所述导电层还包括位于所述第一导电层和所述第二导电层之间的第三导电层，所述第三导电层与所述第一导电层和所述第二导电层接合。5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括栅极绝缘层，所述栅极绝缘层覆盖在所述导电层背离所述衬底的一侧，且所述栅极绝缘层具有延伸至所述导电层垂直于所述衬底的侧壁上的绝缘侧壁。6.根据权利要求5所述的半导体结构，其特征在于，所述外部连接层对应的所述绝缘侧壁上设置有与所述凹槽连通的侧壁开口。7.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括绝缘覆盖层，所述绝缘覆盖层覆盖在所述栅极绝缘层以及所述衬底上；所述绝缘覆盖层上设置有通道，所述通道延伸至所述栅介质层，所述通道与所述侧壁开口连通；所述通道内填充有绝缘填充物。8.根据权利要求7所述的半导体结构，其特征在于，所述绝缘填充物与所述绝缘体为一体结构。9.根据权利要求1所述的半导体结构，其特征在于...

【专利技术属性】
技术研发人员：马经纶，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：