本实用新型专利技术公开了半导体存储装置，其包括衬底、多条位线、多个插塞以及间隙壁结构。位线相互分隔地设置于衬底上。插塞设置于衬底上并与位线相互交替地设置。间隙壁结构设置于衬底上并位于位线以及插塞之间，其中，间隙壁结构包括第一空隙层、第一间隙壁以及第二空隙层，第一空隙层、第一间隙壁以及第二空隙层依序堆叠于位线的侧壁与插塞之间。藉此，可在位线以及存储节点插塞之间形成两层空隙层，以有效地改善电阻与电容间延迟的状况。改善电阻与电容间延迟的状况。改善电阻与电容间延迟的状况。
【技术实现步骤摘要】
半导体存储装置
[0001]本技术系关于一种半导体存储装置，特别是一种具备空隙层的半导体存储装置。
技术介绍
[0002]随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic random access memory，DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。
[0003]一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line，WL)及位线(bit line，BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。
技术实现思路
[0004]本技术之一目的在于提供一种半导体存储装置，系于位线以及存储节点插塞之间形成两层空隙层，进而有效地改善电阻与电容间延迟的状况。
[0005]本技术之一目的在于提供一种半导体存储装置的形成方法，系利用存储节点焊盘作为掩模移除形成在位线与存储节点插塞之间的材料层，以在位线与存储节点插塞之间形成两层空隙层。由此，本技术可在制作工艺简化的前提下，有效地在各位线与各存储节点插塞之间形成双层的空隙层，改善电阻与电容间延迟的状况。
[0006]为达上述目的，本技术之一实施例提供一种半导体存储装置，包括衬底、多条位线、多个插塞以及间隙壁结构。所述位线相互分隔地设置于所述衬底上。所述插塞设置于所述衬底上并与所述位线相互交替地设置。所述间隙壁结构设置于所述衬底上并位于所述位线以及所述插塞之间，其中，所述间隙壁结构包括第一空隙层、第一间隙壁以及第二空隙层，所述第一空隙层、所述第一间隙壁以及所述第二空隙层依序堆叠于所述位线的侧壁与插塞之间。
[0007]为达上述目的，本技术之一实施例提供一种半导体装置的形成方法，其包含以下步骤。提供衬底；并于所述衬底上形成多条位线，所述位线相互分隔地设置。于所述衬底上形成多个插塞，所述位线与所述插塞相互交替地设置。于所述衬底上形成间隙壁结构，位于所述位线以及所述插塞之间，其中，所述间隙壁结构包括第一空隙层、第一间隙壁以及第二空隙层，所述第一空隙层、所述第一间隙壁以及所述第二空隙层依序堆叠于所述位线的侧壁上。
附图说明
[0008]图1至图7为本技术第一实施例中半导体装置的形成方法的步骤示意图，其中：
[0009]图1为一半导体存储装置于形成位线以及插塞后的上视示意图；
[0010]图2为图1沿着切线A
‑
A
’
的剖面示意图；
[0011]图3为一半导体存储装置于形成存储节点焊盘后的剖面示意图；
[0012]图4为一半导体存储装置于进行蚀刻制作工艺后的剖面示意图；
[0013]图5为一半导体存储装置于形成绝缘层后的剖面示意图；
[0014]图6为一半导体存储装置于形成绝缘层后的另一剖面示意图；
[0015]图7为一半导体存储装置于形成堆叠结构后的剖面示意图；
[0016]图8为一半导体存储装置于形成底电极层后的剖面示意图；以及
[0017]图9为一半导体存储装置于形成顶电极层后的剖面示意图。
[0018]图10为本技术另一实施例中半导体存储装置的剖面示意图。
[0019]图11至图12为本技术第二实施例中半导体存储装置的形成方法的步骤示意图，其中：
[0020]图11为一半导体存储装置于形成位线以及插塞后的剖面示意图；以及
[0021]图12为一半导体存储装置于形成绝缘层后的剖面示意图。
[0022]图13至图14为本技术第三实施例中半导体存储装置的形成方法的步骤示意图，其中：
[0023]图13为一半导体存储装置于形成位线以及插塞后的剖面示意图；以及
[0024]图14为一半导体存储装置于形成绝缘层后的剖面示意图。
[0025]图15为本技术第四实施例中半导体存储装置的剖面示意图。
[0026]其中，附图标记说明如下：
[0027]100、200、300、400、500半导体存储装置
[0028]101绝缘区
[0029]103有源区
[0030]110衬底
[0031]110a顶面
[0032]130介电层
[0033]131氧化物层
[0034]133氮化物层
[0035]135氧化物层
[0036]140字线
[0037]160、260、460、560位线
[0038]160a位线触点
[0039]161半导体层
[0040]163阻障层
[0041]165金属层
[0042]167盖层
[0043]170、270、370间隙壁结构
[0044]171第一材料层
[0045]171a空腔
[0046]171b第一空隙层
[0047]173第一间隙壁
[0048]175第二材料层
[0049]175a空腔
[0050]175b第二空隙层
[0051]180插塞
[0052]181存储节点焊盘
[0053]183图案化掩模
[0054]185绝缘层
[0055]185a空腔
[0056]185b空腔
[0057]190支撑层结构
[0058]191第一支撑层
[0059]192开口
[0060]193第二支撑层
[0061]195第三支撑层
[0062]197第四支撑层
[0063]210电容结构
[0064]210a电容
[0065]211底电极层
[0066]213电容介电层
[0067]213a空腔
[0068]215顶电极层
[0069]271a第二间隙壁
[0070]271b第二空隙层
[0071]371第二间隙壁
[0072]373第一材料层
[0073]373a第一空隙层
[0074]375第一间隙壁
[0075]377第二材料层
[0076]377a第二空隙层
[0077]469保护层
[0078]b1、b2最底面
[0079]D1方向
[0080]h1、h2高度
[0081]t1、t2、t3宽度
[0082]P1蚀刻制作工艺
[0083]本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，其特征在于，包括：衬底；多条位线，相互分隔地设置于所述衬底上；多个插塞，设置于所述衬底上并与所述位线相互交替地设置；以及间隙壁结构，设置于所述衬底上并位于所述位线以及所述插塞之间，其中，所述间隙壁结构包括第一空隙层、第一间隙壁以及第二空隙层，所述第一空隙层、所述第一间隙壁以及所述第二空隙层依序堆叠于所述位线的侧壁与插塞之间。2.依据权利要求第1项所述之半导体存储装置，其特征在于，还包括：多个存储节点焊盘，设置于所述插塞以及所述位线上，并分别接触于所述插塞。3.依据权利要求第2项所述之半导体存储装置，其特征在于，所述第一空隙层不直接接触所述存储节点焊盘。4.依据权利要求第2项所述之半导体存储装置，其特征在于，所述第二空隙层与所述存储节点焊盘直接接触。5.依据权利要求第2项所述之半导体存...
【专利技术属性】
技术研发人员：陈肯利，颜逸飞，童宇诚，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：
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