半导体器件制造技术

本公开技术提供了存储单元和包括该存储单元的半导体器件。根据本技术，一种半导体器件包括：多个有源层，其沿第一方向在衬底上垂直地堆叠，并且沿与第一方向交叉的第二方向水平地延伸；多个位线，其耦接到相应的有源层的第一侧并且在与第一方向和第二方向交叉的第三方向上水平地延伸；多个电容器，其耦接到相应的有源层的第二侧；字线，其沿第一方向垂直延伸穿过有源层；上层级互连，其与字线的上端耦接；以及与字线的下端耦接的下层级互连。以及与字线的下端耦接的下层级互连。以及与字线的下端耦接的下层级互连。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年10月29日提交的韩国专利申请第10
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2020
‑
0141820号的优先权，其整体内容通过引用合并且于此。


[0003]本公开涉及一种半导体器件，更具体地，涉及存储单元以及包括该存储单元的半导体器件。

技术介绍

[0004]近来，为了增加存储器件的净裸片，存储单元已经稳步地缩小。
[0005]尽管收缩的存储单元被认为导致寄生电容(Cb)的减小和电容的增加，但是由于存储单元的结构限制而难以增加净裸片。

技术实现思路

[0006]本公开的实施方式提供了高度集成的存储单元和包括该存储单元的半导体器件。
[0007]根据一实施方式，一种半导体器件包括：多个有源层，其在衬底之上沿第一方向垂直地堆叠并且沿与第一方向交叉的第二方向水平地延伸；多个位线，其耦接到相应的有源层的第一侧并且在与第一方向和第二方向交叉的第三方向上水平地延伸；多个电容器，其耦接到相应的有源层的第二侧；字线，其沿第一方向垂直延伸穿过有源层；上层级互连，其耦接到字线的上端；以及下层级互连，其耦接到字线的下端。
[0008]根据一实施方式，一种半导体器件包括：第一字线和第一存储单元堆叠，第一字线沿垂直于衬底的第一方向取向，第一存储单元堆叠共享第一字线并沿第一方向垂直堆叠；第二字线和第二存储单元堆叠的第二字线沿第一方向垂直取向，第二存储单元堆叠共享第二字线并沿第一方向垂直堆叠；上层级互连，其分别耦接到第一字线的上端和第二字线的上端；以及下层级互连，其耦接第一字线的下端和第二字线的下端，其中，第二存储单元堆叠和第二字线沿与第一方向交叉的第二方向与第一存储单元堆叠和第一字线水平地间隔开。
[0009]根据一实施方式，一种半导体器件包括：第一存储单元阵列，其包括在衬底上方垂直延伸的多个第一垂直字线；第二存储单元阵列，其包括在衬底上方垂直延伸的多个第二垂直字线；第一水平互连，其耦接到第一存储单元阵列的第一垂直字线；以及第二水平互连，其耦接到第二存储单元阵列的第二垂直字线。
[0010]根据一个实施例，一种半导体器件包括：多个有源层，其垂直堆叠在衬底上；多个位线，其与相应的有源层的第一侧连接并且水平取向；多个电容器，其与相应的有源层的第二侧连接；字线，其穿过有源层垂直取向；以及互连，其以Z字形方式互连字线的上端和下端。
[0011]根据一个实施例，一种半导体器件包括：多个存储单元堆叠，每个存储单元堆叠包
括垂直地堆叠在衬底上的多个存储单元以及耦接到存储单元的垂直字线；以及多个互连，其以Z字形方式连接至少两个垂直字线以形成链形字线。
[0012]本技术可以通过经由链连接垂直字线WL来减少水平布置的垂直字线WL的存取线的数量。
[0013]通过以下结合附图的详细描述，将更好地理解本专利技术的这些和其他特征和优点。
附图说明
[0014]图1是示意地示出根据一实施方式的半导体器件的透视图；
[0015]图2是沿图1的线A
‑
A
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截取的布局视图；
[0016]图3是沿图2的线B
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B
’
截取的截面视图；
[0017]图4是示出根据另一实施方式的半导体器件的布局视图；
[0018]图5是沿图4的C
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C
’
线截取的截面视图，示出了字线的链结构；
[0019]图6是示意性示出根据另一实施方式的字线的链结构的视图；以及
[0020]图7、图8和图9是示意性示出根据其他实施方式的字线的链结构的视图。
具体实施方式
[0021]参考截面视图、平面视图或框图描述了本公开的实施方式。因此，示例视图的形状可以因制造技术和/或公差而被修改。因此，本公开的实施方式不限于所示出的那些，而是涵盖由于制造工艺导致的各种改变和修改。因此，附图中示出的区域具有示意性性质，并且附图中示出的区域的形状旨在示例器件的区域的特定形状，而不限制本公开的范围。
[0022]根据以下描述的实施方式，存储单元可以垂直堆叠以增加存储单元密度并减小寄生电容。
[0023]图1是示意性地示出根据实施方式的半导体器件的透视图。图2是沿图1的线A
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A
’
截取的布局视图。图3是沿图2的线B
‑
B
’
截取的截面视图。
[0024]参照图1至图3，半导体器件100可以包括衬底LS和形成在衬底LS上的多个存储单元堆叠MCS1/MCS2。存储单元堆叠MCS1和MCS2可以垂直于衬底LS取向。衬底LS可以限定平面。存储单元堆叠MCS1和MCS2可以被取向为垂直于衬底LS的平面。存储单元堆叠MCS1和MCS2可以沿第一方向D1从衬底LS垂直向上取向。存储单元堆叠MCS1和MCS2中的每一个可以包括存储单元MC的三维阵列。存储单元堆叠MCS1和MCS2中的每一个可以包括多个存储单元MC。在存储单元堆叠MCS1和MCS2中，多个存储单元MC可以沿第一方向D1垂直地堆叠。存储单元堆叠MCS1和MCS2的各个存储单元MC可以包括位线BL、晶体管TR、电容器CAP和板线PL。晶体管TR和电容器CAP可以沿第二方向D2水平取向。每个存储单元MC可以进一步包括字线WL，并且字线WL可以沿垂直于衬底LS的上表面的第一方向D1垂直地取向。位线BL可以沿平行于衬底LS的上表面的第三方向D3水平地取向。在每个存储单元MC中，位线BL、晶体管TR、电容器CAP和板线PL可以沿第二方向D2水平地布置。存储单元堆叠MCS1和MCS2可以被称为存储单元阵列。存储单元堆叠MCS1和MCS2可以包括动态随机存取存储器(DRAM)存储单元阵列。在另一实施方式中，存储单元堆叠MCS1和MCS2可以包括相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RERAM)或磁阻随机存取存储器(MRAM)，并且电容器CAP可以被其他存储元件代替。
[0025]衬底LS可以由适合于半导体处理的任何材料形成。例如，可以选择衬底LS以包括导电材料、介电材料和半导体材料中的至少一种。可以在衬底LS上形成各种材料。在一实施方式中，衬底LS可以包括半导体衬底，诸如，例如，由含硅的材料形成的半导体衬底。含硅的半导体衬底的示例可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多层。衬底LS还可以包括其他半导体材料，诸如锗。衬底LS可以包括III/V族半导体衬底，例如，化合物半导体衬底，诸如GaAs。衬底LS可以包括绝缘体上硅(SOI)衬底。
[0026]衬底LS可以包括外围电路区域(未示出)。例如，外围电路区域可以包括用于控制存储单元阵列MCA的多个控制电路。外围电路区域的至少一个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或它们的组合。外围电路区域的至少一个控制电路可以包括地址解本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多个有源层，其在衬底之上沿第一方向垂直地堆叠并且沿与所述第一方向交叉的第二方向水平地延伸；多个位线，其耦接到相应的所述有源层的第一侧并且在与所述第一方向和所述第二方向交叉的第三方向上水平地延伸；多个电容器，其耦接到相应的所述有源层的第二侧；字线，其沿第一方向垂直延伸穿过所述有源层；上层级互连，其耦接到所述字线的上端；以及下层级互连，其耦接到所述字线的下端。2.根据权利要求1所述的半导体器件，其中，所述上层级互连和所述下层级互连沿所述第二方向水平取向。3.根据权利要求1所述的半导体器件，其中，所述有源层、所述位线和所述电容器位于相同的水平。4.根据权利要求1所述的半导体器件，其中，每个电容器包括：筒形存储节点，其连接到所述有源层的相应的第二侧；在所述筒形存储节点上的介电层；以及在所述介电层上的板节点，其中，所述筒形存储节点沿所述第二方向水平取向。5.根据权利要求4所述的半导体器件，还包括共同耦接到所述电容器的板节点的板线，其中，所述板线沿所述第一方向垂直延伸。6.根据权利要求1所述的半导体器件，还包括在所述有源层与所述字线之间的栅极介电层。7.一种半导体器件，包括：第一字线和第一存储单元堆叠，所述第一字线沿垂直于衬底的第一方向取向，所述第一存储单元堆叠共享所述第一字线并沿所述第一方向垂直堆叠；第二字线和第二存储单元堆叠，所述第二字线沿所述第一方向垂直取向，所述第二存储单元堆叠共享所述第二字线并沿所述第一方向垂直堆叠；上层级互连，其分别耦接到所述第一字线的上端和所述第二字线的上端；以及下层级互连，其耦接所述第一字线的下端和所述第二字线的下端，其中，所述第二存储单元堆叠和所述第二字线沿与所述第一方向交叉的第二方向与所述第一存储单元堆叠和所述第一字线水平地间隔开。8.根据权利要求7所述的半导体器件，其中，所述上层级互连和所述下层级互连沿所述第二方向水平取向。9.根据权利要求7所述的半导体器件，其中，所述第一存储单元堆叠和所述第二存储单元堆叠均包括：多个有源层，其沿所述第一方向垂直地堆叠在所述衬底上并且沿所述第二方向水平地取向；多个位线，其耦接到相应的所述有源层的第一侧并且在与所述第一方向和所述第二方向交叉的方向上水平取向；以及
多个电容器，其耦接到相应的所述有源层的第二侧，其中，所述第一字线沿所述第一方向垂直穿过所述第一存储单元堆叠的有源层，并且所述第二字线沿所述第一方向垂直穿过所述第二存储单元堆叠的有源层。10.根据权利要求9所述的半导体器件，其中，所述有源层、所述位线和所述电容器位于相同的水平。11.根据权利要求9所述的半...

【专利技术属性】
技术研发人员：郭尚炫，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：