包含时钟门控电路的触发单元制造技术

本申请公开了包含时钟门控电路的触发单元。该触发单元包括：边沿触发器以及时钟门控电路，时钟门控电路根据时钟控制信号启用或屏蔽第一时钟信号以产生第二时钟信号和第三时钟信号，第二时钟信号和第三时钟信号彼此反相，并且，第二时钟信号提供边沿触发器的触发边沿，时钟门控电路至少在时钟控制信号从有效状态翻转至无效状态的时钟周期中，将第二时钟信号和第三时钟信号维持为各自的预定电平。该触发单元中的时钟门控电路提供彼此反相的第二时钟信号和第三时钟信号，不仅可以消除第二时钟信号和第三时钟信号的毛刺，以及减少时钟门控电路的逻辑元件数量和降低时钟门控电路的功耗，而且可以减少边沿触发器的逻辑元件数量和降低边沿触发器的功耗。量和降低边沿触发器的功耗。量和降低边沿触发器的功耗。

【技术实现步骤摘要】
包含时钟门控电路的触发单元


[0001]本专利技术涉及集成电路技术，更具体地，涉及包含时钟门控电路的触发单元。

技术介绍

[0002]电子设计自动化软件（EDA）是集成电路的功能设计、综合、验证、物理设计等流程的重要工具。在数字电路设计EDA中，标准单元库是集成电路芯片后端设计过程中的基础部分。采用预先设计好的优化的库单元进行自动逻辑综合和版图布局布线，可以提高设计效率。经过优化的库单元可以提高电路性能和降低功耗。
[0003]在集成电路的数字部分中，采用门电路将多个信号经过组合逻辑产生逻辑运算结果，采用边沿触发器存储逻辑运算结果。按照逻辑运算的不同，门电路可以分为与门、或门、非门、与非门、或门、与或门、异或门等。门电路的逻辑运算结果例如是脉冲信号，基于脉冲信号产生与逻辑状态相对应的稳态电平信号。
[0004]边沿触发器是具有记忆功能的信息存储器件，用于存储记忆逻辑运算结果。例如，边沿触发器是构成多种时序数字电路模块中的最基本逻辑单元，在数字电路模块中是一种重要的单元电路。参见图1和图2，根据边沿触发器的类型，边沿触发器110在时钟信号的上升沿或下降沿触发，允许输入数据从输入端传输到输出端以获得输出数据。边沿触发器110例如是D型触发器。例如，D型触发器在时钟信号的触发边沿传输数据，在下一次触发边沿前维持数据不变。
[0005]边沿触发器的功耗包括静态功耗和动态功耗，其中，静态功耗主要由泄漏电流引起，动态功耗主要由信号翻转功耗引起。边沿触发器的数据信号翻转导致后级组合逻辑产生附加的数据功耗，时钟信号的翻转也会产生边沿触发器自身的时钟功耗。
[0006]因此，期望对数字电路EDA标准单元库中的边沿触发器进行优化设计，进一步降低边沿触发器的动态功耗。

技术实现思路

[0007]鉴于上述问题，本专利技术的目的在于提供包含时钟门控电路的触发单元，时钟门控电路提供彼此反相的第二时钟信号和第三时钟信号，利用时钟门控电路在时钟控制信号翻转周期中的电路特性以减少逻辑元件数量和降低静态功耗和动态功耗。
[0008]根据本专利技术，提供一种触发单元，包括：边沿触发器，包括数据输入端、数据输出端、第一时钟输入端和第二时钟输入端；以及时钟门控电路，包括输入端、第一输出端、第二输出端和控制端，所述时钟门控电路的控制端接收时钟控制信号，输入端接收第一时钟信号，第一输出端与所述边沿触发器的第一时钟输入端和第二时钟输入端之一耦接以提供第二时钟信号，第二输出端与所述边沿触发器的第一时钟输入端和第二时钟输入端中另一个耦接以提供第三时钟信号，其中，所述时钟门控电路根据所述时钟控制信号启用或屏蔽所述第一时钟信号以产生所述第二时钟信号和所述第三时钟信号，所述第二时钟信号和所述第三时钟信号彼此反相，并且，所述第二时钟信号提供所述边沿触发器的触发边沿，所述时
钟门控电路至少在所述时钟控制信号从有效状态翻转至无效状态的时钟周期中，将所述第二时钟信号和所述第三时钟信号维持为各自的预定电平。
[0009]优选地，所述边沿触发器根据所述第一时钟输入端和所述第二时钟输入端的耦接方式配置为上升沿触发器和下降沿触发器之一。
[0010]优选地，在所述时钟控制信号维持无效状态的时钟周期中，所述时钟门控电路将所述第二时钟信号和所述第三时钟信号维持为各自的预定电平。
[0011]优选地，在所述时钟控制信号从无效状态翻转为有效状态的时钟周期中，所述时钟门控电路复制所述第一时钟信号作为所述第二时钟信号，以及将所述第一时钟信号反相作为所述第三时钟信号。
[0012]优选地，在所述时钟控制信号维持有效状态的时钟周期中，所述时钟门控电路复制所述第一时钟信号作为所述第二时钟信号，以及将所述第一时钟信号反相作为所述第三时钟信号。
[0013]优选地，所述第一时钟信号的时钟周期包括连续的第一电平阶段和第二电平阶段，所述时钟控制信号在所述第一时钟信号的第一电平阶段从有效状态翻转为无效状态。
[0014]优选地，所述第一电平阶段的开始边沿为上升沿，所述第二时钟信号的预定电平为所述第一电平阶段的电平，所述第三时钟信号的预定电平为所述第二电平阶段的电平。
[0015]优选地，所述时钟门控电路包括：或非门，包括第一输入端、第二输入端和输出端，所述第一输入端接收所述第一时钟信号；第一非门，包括输入端和输出端，所述第一非门的输出端耦接至所述或非门的第二输入端；以及第二非门，包括输入端和输出端，所述第二非门的输入端耦接至所述或非门的输出端，其中，所述第一非门将所述时钟控制信号反相后提供至所述或非门的第二输入端，所述或非门的输出端提供所述第三时钟信号，所述第二非门的输出端提供所述第二时钟信号。
[0016]优选地，所述边沿触发器的第一时钟输入端接收所述第二时钟信号，第二时钟输入端接收所述第三时钟信号，从而将所述边沿触发器配置成上升沿触发器。
[0017]优选地，所述第一电平阶段的开始边沿为下降沿，所述第二时钟信号的预定电平为所述第一电平阶段的电平，所述第三时钟信号的预定电平为所述第二电平阶段的电平。
[0018]优选地，所述时钟门控电路包括：与非门，包括第一输入端、第二输入端和输出端，所述第一输入端接收所述第一时钟信号，所述第二输入端接收所述时钟控制信号；以及第三非门，包括输入端和输出端，所述第三非门的输入端耦接至所述与非门的输出端，其中，所述与非门的输出端提供所述第三时钟信号，所述第三非门的输出端提供所述第二时钟信号。
[0019]优选地，所述边沿触发器的第一时钟输入端接收所述第三时钟信号，第二时钟输入端接收所述第二时钟信号，从而将所述边沿触发器配置成下降沿触发器。
[0020]优选地，所述时钟控制信号高电平表示有效状态，低电平表示无效状态。
[0021]优选地，所述边沿触发器在所述触发边沿接收所述数据输入端的输入数据并传送至所述数据输出端。
[0022]根据本专利技术的实施例，在触发单元中，时钟门控电路至少在时钟控制信号从有效状态翻转至无效状态的时钟周期中，将第二时钟信号和第三时钟信号维持为各自的预定电平。利用时钟门控电路在时钟控制信号翻转周期中的电路特性，即使在时钟门控电路中省
去锁存器，也可以消除时钟门控电路产生的时钟信号的毛刺，以及减少时钟门控电路的逻辑元件数量和降低时钟门控电路的功耗。
[0023]进一步地，在触发单元中，时钟门控电路提供彼此反相的第二时钟信号和第三时钟信号，在边沿触发器的内部无需设置根据第二时钟信号产生第三时钟信号的反相器，因此，可以减少边沿触发器的逻辑元件数量和降低边沿触发器的静态功耗。在时钟控制信号维持无效状态的时钟周期中，时钟门控电路产生的第二时钟信号禁用边沿触发器的时钟翻转和数据传输，因而可以降低边沿触发器的动态功耗。由于时钟门控电路自身的工作功耗较低，时钟门控电路本身的功耗而增加的功耗远小于边沿触发器因时钟门控而减少的功耗。
[0024]进一步地，触发单元中的任意数量的边沿触发器可以组成共用时钟门控电路的触发器组。对于触发器组本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种触发单元，包括：边沿触发器，包括数据输入端、数据输出端、第一时钟输入端和第二时钟输入端；以及时钟门控电路，包括输入端、第一输出端、第二输出端和控制端，所述时钟门控电路的控制端接收时钟控制信号，输入端接收第一时钟信号，第一输出端与所述边沿触发器的第一时钟输入端和第二时钟输入端之一耦接以提供第二时钟信号，第二输出端与所述边沿触发器的第一时钟输入端和第二时钟输入端中另一个耦接以提供第三时钟信号，其中，所述时钟门控电路根据所述时钟控制信号启用或屏蔽所述第一时钟信号以产生所述第二时钟信号和所述第三时钟信号，所述第二时钟信号和所述第三时钟信号彼此反相，并且，所述第二时钟信号提供所述边沿触发器的触发边沿，所述时钟门控电路至少在所述时钟控制信号从有效状态翻转至无效状态的时钟周期中，将所述第二时钟信号和所述第三时钟信号维持为各自的预定电平。2.根据权利要求1所述的触发单元，其中，所述边沿触发器根据所述第一时钟输入端和所述第二时钟输入端的耦接方式配置为上升沿触发器和下降沿触发器之一。3.根据权利要求1所述的触发单元，其中，在所述时钟控制信号维持无效状态的时钟周期中，所述时钟门控电路将所述第二时钟信号和所述第三时钟信号维持为各自的预定电平。4.根据权利要求1所述的触发单元，其中，在所述时钟控制信号从无效状态翻转为有效状态的时钟周期中，所述时钟门控电路复制所述第一时钟信号作为所述第二时钟信号，以及将所述第一时钟信号反相作为所述第三时钟信号。5.根据权利要求1所述的触发单元，其中，在所述时钟控制信号维持有效状态的时钟周期中，所述时钟门控电路复制所述第一时钟信号作为所述第二时钟信号，以及将所述第一时钟信号反相作为所述第三时钟信号。6.根据权利要求2所述的触发单元，其中，所述第一时钟信号的时钟周期包括连续的第一电平阶段和第二电平阶段，所述时钟控制信号在所述第一时钟信号的第一电平阶段从有效状态翻转为无效状态。7.根据权利要求6所述的触发单元，其中，所述第一电平阶段的开始边沿为上升沿，所述第二时钟信号的预定电平为所述第一电平阶段...

【专利技术属性】
技术研发人员：宋卫权，陈向东，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：发明
国别省市：