功率半导体器件及其制造方法技术

公开了一种功率半导体器件及其制造方法，功率半导体器件包括：半导体衬底；位于半导体衬底上的外延层；位于外延层中的第一介质槽和第二介质槽，第一介质槽和第二介质槽内填充有第一介质层；位于第一介质槽内的栅氧化层、控制栅和屏蔽栅；位于第一介质槽和第二介质槽两侧的源区和漏区；其中，控制栅由外延层表面延伸至第一介质槽上部，屏蔽栅由外延层表面延伸至第一介质槽下部，栅氧化层将控制栅和屏蔽栅、控制栅和外延层隔开。本发明专利技术采用两个介质槽的结构使漂移区的形貌不再是直线，而形成折线(V型或凹型)形貌的漂移区，可以增加漂移区的有效长度，在同样的击穿电压下实现更小的特征导通电阻。征导通电阻。征导通电阻。

【技术实现步骤摘要】
功率半导体器件及其制造方法


[0001]本专利技术涉及半导体制造
，特别涉及一种功率半导体器件及其制造方法。

技术介绍

[0002]功率半导体器件主要用于大功率的电源电路和控制电路中，例如作为开关元件或整流元件。在功率半导体器件中，功率MOS(场效应晶体管)器件以其输入阻抗高、低损耗、开关速度快、无二次击穿、动态性能好等优点已成为主流功率器件之一。现在高压功率MOS器件主要有VDMOS(Vertical
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double
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diffused metal oxide semiconductor，垂直双扩散金属氧化物半导体)器件，及在VDMOS基础上出现的超结器件等。
[0003]对于功率MOS器件业界追求更优的性价比，即更好的性能和更低的芯片成本。而更低的芯片成本体现在更少的光刻；同样导通电阻占用更小的芯片面积，即更小的特征导通电阻(specific on
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resistant，RSP)；以及更高的生产效率。
[0004]然而，VDMOS器件的RSP值比较大、外延层比较厚、生产过程中需要比较多的炉管过程导致生产效率低、需要特殊的终端处理结构从而导致较大的芯片面积等。超结器件利用电荷平衡技术可以实现较小的RSP，但是随之带来的是较高的工艺成本。

技术实现思路

[0005]鉴于上述问题，本专利技术的目的在于提供一种功率半导体器件及其制造方法，其中，外延层中具有两个相邻的介质槽，第一介质槽包括第一介质层、栅介质层以及由栅介质层隔离的控制栅和屏蔽栅，第二介质槽包括第一介质层，可以增加漂移区的有效长度，在同样的击穿电压下实现更小的特征导通电阻。
[0006]根据本专利技术的第一方面，提供一种功率半导体器件，包括：半导体衬底；位于所述半导体衬底上的外延层；位于所述外延层中的第一介质槽和第二介质槽，其中，所述第一介质槽和所述第二介质槽内填充有第一介质层；位于所述第一介质槽内的栅氧化层、控制栅和屏蔽栅；位于所述第一介质槽和所述第二介质槽两侧的源区和漏区；其中，所述控制栅由外延层表面延伸至所述第一介质槽上部，所述屏蔽栅由外延层表面延伸至所述第一介质槽下部，所述栅氧化层将所述控制栅和所述屏蔽栅、所述控制栅和所述外延层隔开。
[0007]优选地，所述第一介质槽和所述第二介质槽之间的第一间距为0.3～2μm。
[0008]优选地，所述第一介质槽和所述第二介质槽的宽度为3～5μm。
[0009]优选地，所述第一介质槽和所述第二介质槽的深度为5～50μm。
[0010]优选地，所述第一介质槽和所述第二介质槽的底部与所述外延层底部之间的第二间距为2～10μm。
[0011]优选地，所述屏蔽栅的底部与所述第一介质槽的底部之间的第三间距为0.3～0.8μm。
[0012]优选地，所述控制栅的长度为1～3μm。
[0013]优选地，所述外延层的厚度为8～60μm。
[0014]优选地，所述功率半导体器件包括多个第二介质槽，其中，所述多个第二介质槽之间的第四间距为1
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3μm。
[0015]优选地，所述功率半导体器件的最高工作电压越大，第二介质槽的个数越多。
[0016]优选地，所述控制栅和所述屏蔽栅向所述源区所在的一侧偏离所述第一介质槽的中心，其中，所述控制栅与所述源区之间的距离小于所述屏蔽栅与所述源区之间的距离。
[0017]优选地，所述功率半导体器件还包括：位于外延层中的体区，所述体区位于第一介质槽远离第二介质槽的一侧；位于体区内的体接触区，所述体接触区与所述源区邻接；其中，所述源区位于所述体区中；所述漏区位于第二介质槽远离第一介质槽的一侧。
[0018]优选地，所述功率半导体器件还包括：位于外延层中的第一槽底注入区和第二槽底注入区；其中，所述第一槽底注入区围绕所述第一介质槽的底部；所述第二槽底注入区围绕所述第二介质槽的底部；所述第一槽底注入区和所述第二槽底注入区相互分离或者连通成一体。
[0019]优选地，所述功率半导体器件还包括：第二介质层，覆盖在所述外延层表面上；布线层，所述布线层包括第一布线层和第二布线层，所述第一布线层与所述源区以及体接触区相接触，所述第二布线层与所述漏区相接触；其中，所述第一布线层和所述第二布线层由第二介质层隔开。
[0020]优选地，所述半导体衬底的掺杂类型为第一掺杂类型，所述外延层的掺杂类型为第二掺杂类型，所述源区和漏区的掺杂类型为第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
[0021]优选地，所述体区的掺杂类型为第一掺杂类型，所述第一槽底注入区和所述第二槽底注入区的掺杂类型为第二掺杂类型，所述体接触区的掺杂类型为第一掺杂类型，第一掺杂类型和第二掺杂类型相反。
[0022]优选地，所述屏蔽栅作为源场板与所述源区电连接。
[0023]优选地，所述功率半导体器件的最高工作电压范围为200V～1200V。
[0024]根据本专利技术的另一方面，提供一种功率半导体器件的制造方法，包括：在半导体衬底上形成外延层；在外延层中形成第一介质槽和第二介质槽以及位于第一介质槽内的栅氧化层、控制栅和屏蔽栅，所述第一介质槽和所述第二介质槽中填充第一介质层；采用光刻和注入工艺在第一介质槽和第二介质槽的两侧形成源区和漏区；其中，所述控制栅由外延层表面延伸至所述第一介质槽上部，所述屏蔽栅由外延层表面延伸至所述第一介质槽下部，所述栅氧化层将所述控制栅和所述屏蔽栅、所述控制栅和所述外延层隔开。
[0025]优选地，所述第一介质槽和所述第二介质槽之间的第一间距为0.3～2μm。
[0026]优选地，所述第一介质槽和所述第二介质槽的宽度为3～5μm。
[0027]优选地，所述第一介质槽和所述第二介质槽的深度为5～50μm。
[0028]优选地，所述第一介质槽和所述第二介质槽的底部与所述外延层底部之间的第二间距为2～10μm。
[0029]优选地，所述屏蔽栅的底部与所述第一介质槽的底部之间的第三间距为0.3～0.8μm。
[0030]优选地，所述控制栅的长度为1～3μm。
[0031]优选地，所述外延层的厚度为8～60μm。
[0032]优选地，所述功率半导体器件包括多个第二介质槽，其中，所述多个第二介质槽之间的第四间距为1
‑
3μm。
[0033]优选地，所述功率半导体器件的最高工作电压越大，第二介质槽的个数越多。
[0034]优选地，所述控制栅和所述屏蔽栅向所述源区所在的一侧偏离所述第一介质槽的中心，其中，所述控制栅与所述源区之间的距离小于所述屏蔽栅与所述源区之间的距离。
[0035]优选地，在外延层中形成第一介质槽和第二介质槽以及位于第一介质槽内的栅氧化层、控制栅和屏蔽栅包括：经由刻蚀在所述外延层中形成第一沟槽和第二沟槽；在所述第一沟槽和所述第二沟槽内的侧壁和底部形成牺牲氧化层，然后去除牺牲氧化层，对第一沟槽和第二沟外的外延层进行热氧化本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括：半导体衬底；位于所述半导体衬底上的外延层；位于所述外延层中的第一介质槽和第二介质槽，所述第一介质槽和所述第二介质槽内填充有第一介质层；位于所述第一介质槽内的栅氧化层、控制栅和屏蔽栅；位于所述第一介质槽和所述第二介质槽两侧的源区和漏区；其中，所述控制栅由外延层表面延伸至所述第一介质槽上部，所述屏蔽栅由外延层表面延伸至所述第一介质槽下部，所述栅氧化层将所述控制栅和所述屏蔽栅、所述控制栅和所述外延层隔开。2.根据权利要求1所述的功率半导体器件，其特征在于，所述第一介质槽和所述第二介质槽之间的第一间距为0.3～2μm。3.根据权利要求1所述的功率半导体器件，其特征在于，所述第一介质槽和所述第二介质槽的宽度为3～5μm。4.根据权利要求1所述的功率半导体器件，其特征在于，所述第一介质槽和所述第二介质槽的深度为5～50μm。5.根据权利要求1所述的功率半导体器件，其特征在于，所述第一介质槽和所述第二介质槽的底部与所述外延层底部之间的第二间距为2～10μm。6.根据权利要求1所述的功率半导体器件，其特征在于，所述屏蔽栅的底部与所述第一介质槽的底部之间的第三间距为0.3～0.8μm。7.根据权利要求1所述的功率半导体器件，其特征在于，所述控制栅的长度为1～3μm。8.根据权利要求1所述的功率半导体器件，其特征在于，所述外延层的厚度为8～60μm。9.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件包括多个第二介质槽，其中，所述多个第二介质槽之间的第四间距为1
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3μm。10.根据权利要求9所述的功率半导体器件，其特征在于，所述功率半导体器件的最高工作电压越大，第二介质槽的个数越多。11.根据权利要求1所述的功率半导体器件，其特征在于，所述控制栅和所述屏蔽栅向所述源区所在的一侧偏离所述第一介质槽的中心，其中，所述控制栅与所述源区之间的距离小于所述屏蔽栅与所述源区之间的距离。12.根据权利要求1所述的功率半导体器件，其特征在于，还包括：位于外延层中的体区，所述体区位于第一介质槽远离第二介质槽的一侧；位于体区内的体接触区，所述体接触区与所述源区邻接；其中，所述源区位于所述体区中；所述漏区位于第二介质槽远离第一介质槽的一侧。13.根据权利要求12所述的功率半导体器件，其特征在于，还包括：位于外延层中的第一槽底注入区和第二槽底注入区；其中，所述第一槽底注入区围绕所述第一介质槽的底部；所述第二槽底注入区围绕所述第二介质槽的底部；所述第一槽底注入区和所述第二槽底注入区相互分离或者连通成一体。14.根据权利要求12所述的功率半导体器件，其特征在于，还包括：
第二介质层，覆盖在所述外延层表面上；布线层，所述布线层包括第一布线层和第二布线层，所述第一布线层与所述源区以及体接触区相接触，所述第二布线层与所述漏区相接触；其中，所述第一布线层和所述第二布线层由第二介质层隔开。15.根据权利要求1所述的功率半导体器件，其特征在于，所述半导体衬底的掺杂类型为第一掺杂类型，所述外延层的掺杂类型为第二掺杂类型，所述源区和漏区的掺杂类型为第二掺杂类型，第一掺杂类型和第二掺杂类型相反。16.根据权利要求13所述的功率半导体器件，其特征在于，所述体区的掺杂类型为第一掺杂类型，所述第一槽底注入区和所述第二槽底注入区的掺杂类型为第二掺杂类型，所述体接触区的掺杂类型为第一掺杂类型，第一掺杂类型和第二掺杂类型相反。17.根据权利要求1所述的功率半导体器件，其特征在于，所述屏蔽栅作为源场板与所述源区电连接。18.根据权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件的最高工作电压范围为200V～1200V。19.一种功率半导体器件的制造方法，其特征在于，包括：在半导体衬底上形成外延层；在外延层中形成第一介质槽和第二介质槽以及位于第一介质槽内的栅氧化层、控制栅和屏蔽栅，所述第一介质槽和所述第二介质槽中填充第一介质层；采用光刻和注入工艺在第一介质槽和第二介质槽的两侧形成源区和漏区；其中，所述控制栅由外延层表面延伸至所述第一介质槽上部，所述屏蔽栅由外延层表面延伸至所述第一介质槽下部，所述栅氧化层将所述控制栅和所述屏蔽栅、所述控制栅和所述外延层隔开。20.根据权利要求19所述的制造方法，其特征在于，所述第一介质槽和...

【专利技术属性】
技术研发人员：姚国亮，邹华，刘建平，张邵华，吴建兴，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：发明
国别省市：