具有掩埋富陷阱隔离区的异质结双极晶体管制造技术

本公开涉及半导体结构，更具体地，涉及具有掩埋富陷阱隔离区的异质结双极晶体管(HBT)及其制造方法。该结构包括：第一异质结双极晶体管；第二异质结双极晶体管；以及嵌入在第一异质结双极晶体管和第二异质结双极晶体管两者下方的衬底内的富陷阱隔离区。者下方的衬底内的富陷阱隔离区。者下方的衬底内的富陷阱隔离区。

【技术实现步骤摘要】
具有掩埋富陷阱隔离区的异质结双极晶体管


[0001]本公开涉及半导体结构，更具体地，涉及具有掩埋富陷阱隔离区的异质结双极晶体管(HBT)及其制造方法。

技术介绍

[0002]异质结双极晶体管(HBT)是一类双极结晶体管(BJT)，它针对发射极区和基极区或集电极区和基极区使用不同的半导体材料，从而形成异质结。由于良好的RF性能、高击穿电压和与CMOS的集成，Si/SiGe HBT被用在功率放大器应用中。
[0003]可以使用HBT来实现高性能器件。它们用于基于双极的模拟芯片，如运算放大器、宽带可变增益放大器、高性能数据转换器(ADC、DAC)等。由于闩锁和泄漏问题，这些高性能器件需要绝缘体上硅(SOI)技术。例如，SOI可以显著改善闩锁灵敏度，因为不再担心复杂的寄生npnp结构和注入电流路径。然而，使用SOI晶片会明显增加制造过程的成本、增加自热，并且可能会产生应力诱导的良率相互作用。此外，对于具有较低性能设计的更简单的电路，不需要SOI晶片。

技术实现思路

[0004]在本公开的方面，一种结构包括：第一异质结双极晶体管；第二异质结双极晶体管；以及富陷阱隔离区，其嵌入在所述第一异质结双极晶体管和所述第二异质结双极晶体管两者下方的衬底内。
[0005]在本公开的方面，一种结构包括：双极异质结晶体管；场效应晶体管，其与所述双极异质结晶体管相邻；浅沟槽隔离结构，其将所述双极异质结晶体管与所述场效应晶体管分隔；以及富陷阱隔离区，其位于所述双极异质结晶体管和所述场效应晶体管下方、位于所述浅沟槽隔离结构下方。
[0006]在本公开的方面，一种结构包括：第一类型的异质结双极晶体管；第二类型的异质结双极晶体管，其不同于所述第一类型的异质结双极晶体管；富陷阱隔离区，其嵌入在所述第一异质结双极晶体管和所述第二异质结双极晶体管两者下方的衬底内；以及隔离区，其位于所述衬底内、位于所述富陷阱隔离区和所述第二类型的异质结双极晶体管下方。
附图说明
[0007]在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
[0008]图1示出了根据本公开的方面的除了其他特征之外的具有富陷阱隔离区(例如，层)的衬底以及相应的制造工艺。
[0009]图2示出了根据本公开的方面的除了其他特征之外的由浅沟槽隔离结构界定的子集电极区以及相应的制造工艺。
[0010]图3示出了根据本公开的方面的除了其他特征之外的位于富陷阱隔离区(例如，
层)上方的各种器件以及相应的制造工艺。
[0011]图4示出了根据本公开的方面的除了其他特征之外的其中n型隔离区与HBT器件的富陷阱隔离区和子集电极区接触的替代结构以及相应的制造工艺。
[0012]图5
‑
13示出了根据本公开的方面的替代制造过程和包括位于富陷阱隔离区上方的互补HBT器件的所得结构(图13)。
[0013]图14示出了根据本公开的方面的包括互补HBT和FET的替代结构，其中互补HBT和FET中的每一者具有下层富陷阱隔离区。
具体实施方式
[0014]本公开涉及半导体结构，更具体地，涉及具有掩埋富陷阱隔离区的异质结双极晶体管(HBT)及其制造方法。更具体地，本公开涉及位于富陷阱区域上方的SiGe PNP HBT和互补SiGe NPN HBT。有利地，与SOI技术相比，本公开提供了改善的热PNP和NPN解决方案。此外，与体技术相比，使用掩埋富陷阱隔离区减少和/或消除了闩锁问题、泄漏和高压摆幅。还可以将高性能技术与FET开关和其他器件(例如，逻辑和低噪声放大器等)集成。
[0015]在实施例中，可以在晶体硅层下方并且在PNP器件和/或NPN器件下方在处理晶片上设置富陷阱隔离区，例如多晶硅。例如，SiGe PNP HBT和/或NPN HBT可以被设置在例如由晶体硅构成的体晶片上，其中富陷阱隔离区位于PNP器件和/或NPN器件下方。在实施例中，富陷阱隔离区接触两个器件的浅沟槽隔离结构。HBT的子集电极可以被包含在浅沟槽隔离结构内，与富陷阱隔离区竖直地分隔。此外，可以在HBT的富陷阱隔离区下方设置低浓度掺杂区，例如n型隔离区；尽管本文考虑了其他替代的集成方案。作为示例，富陷阱隔离区可以进一步分隔用于开关、逻辑和低功率放大器(LNA)FET的区域。
[0016]本公开的结构可以使用多种不同的工具以多种方式来制造。但是，一般地，方法和工具被用来形成具有微米和纳米级尺寸的结构。已经从集成电路(IC)技术中采用了用于制造本公开的结构的方法，即，技术。例如，这些结构建立在晶片上，并且以在晶片顶部上通过光刻工艺而图案化的材料膜来实现。具体地，结构的制造使用三个基本构建块：(i)在衬底上沉积材料薄膜；(ii)通过光刻成像在膜顶部施加图案化掩模；以及(iii)根据掩模选择性地蚀刻膜。
[0017]图1示出了除了其他特征之外的具有富陷阱隔离区(例如，层)的衬底以及相应的制造工艺。更具体地，图1的结构10包括体衬底12，该衬底优选地由具有任何合适的晶体取向(例如，(100)、(110)、(111)或(001)晶体取向)的单晶Si材料构成。衬底12可以具有高电阻率(例如，100ohm
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cm或更大)并且还可以由其他体单晶半导体材料构成，其中包括但不限于Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其他III/V或II/VI化合物半导体。出于讨论的目的，衬底12被示为具有三个不同的器件区域：HBT器件区域100、开关/LNA FET区域200和逻辑FET区域300。
[0018]仍参考图1，可以在衬底12中形成浅沟槽隔离结构14。例如，可以在HBT器件区域100、开关/LNA FET区域200和逻辑FET区域300中形成浅沟槽隔离结构14。浅沟槽隔离结构14可通过本领域技术人员公知的常规光刻、蚀刻和沉积方法来形成。通过示例的方式，将形成在衬底12上方的抗蚀剂暴露于能量(光)下以形成图案(开口)。可以使用具有选择性化学的蚀刻工艺，例如，反应离子蚀刻(RIE)，来穿过抗蚀剂的开口在衬底12中形成一个或多个
沟槽。在通过常规氧灰化工艺或其他已知的剥离剂来去除抗蚀剂之后，可通过任何常规的沉积工艺，例如，化学气相沉积(CVD)，来沉积绝缘体材料，例如SiO2，以形成浅沟槽隔离结构14。可通过常规的化学机械抛光(CMP)工艺来去除衬底12表面上的任何残留的绝缘材料。
[0019]可以在HBT器件区域100中的浅沟槽隔离结构14下方设置隔离区16。在实施例中，隔离区16可以是高浓度掺杂区，例如，n型注入区。如图所示，隔离区16可以竖直地位于浅沟槽隔离结构14下方并且不与其接触；相反，衬底12将浅沟槽隔离结构14与隔离区16分隔。隔离区16还延伸到位于浅沟槽隔离结构14的一侧的衬底12的表面，该隔离区采用高剂量注入工艺形成。
[0020]在实施例中，隔离区16可通过注入工艺形成，例如使用n型注入。n型掺杂剂例如包括砷(As)、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构，包括：第一异质结双极晶体管；第二异质结双极晶体管；以及富陷阱隔离区，其嵌入在所述第一异质结双极晶体管和所述第二异质结双极晶体管两者下方的衬底内。2.根据权利要求1所述的结构，其中，所述第一异质结双极晶体管和所述第二异质结双极晶体管是互补异质结双极晶体管。3.根据权利要求2所述的结构，其中，所述富陷阱隔离区包括嵌入在单晶半导体材料内的多晶硅晶体半导体材料。4.根据权利要求3所述的结构，其中，所述多晶硅晶体半导体材料位于用于所述第一异质结双极晶体管和所述第二异质结双极晶体管两者的浅沟槽隔离结构下方，并且所述第二异质结双极晶体管包括位于所述多晶半导体材料下方且与其分隔的n型隔离区。5.根据权利要求3所述的结构，还包括：位于所述第一异质结双极晶体管下方的第一子集电极区和位于所述第二异质结双极晶体管下方的第二子集电极区，其中所述第一子集电极区和所述第二子集电极区通过所述单晶半导体材料与所述多晶硅晶体半导体材料分隔并且被包含在浅沟槽隔离结构内。6.根据权利要求5所述的结构，其中，所述第一子集电极区和所述第二子集电极区具有不同的掺杂剂类型。7.根据权利要求3所述的结构，还包括：所述第一异质结双极晶体管的发射极区和所述第二异质结双极晶体管的基极区，所述发射极区和所述基极区包括相同的材料。8.根据权利要求3所述的结构，其中，所述富陷阱隔离区包括用于所述第一异质结双极晶体管和所述第二异质结双极晶体管两者的单个富陷阱隔离区。9.根据权利要求8所述的结构，还包括：位于所述第二异质结双极晶体管下方并通过所述单晶半导体材料与所述第二异质结双极晶体管分隔的掺杂隔离区。10.根据权利要求3所述的结构，其中，所述富陷阱隔离区包括用于所述第一异质结双极晶体管和所述第二异质结双极晶体管的分隔的隔离区。11.根据权利要求10所述的结构，还包括：与所述第二异质结双极晶体管相邻的场效应...

【专利技术属性】
技术研发人员：V，
申请(专利权)人：格芯美国集成电路科技有限公司，
类型：发明
国别省市：