在读取期间的MRAM中的信号保留制造技术

本发明专利技术题为“在读取期间的MRAM中的信号保留”。本发明专利技术描述了用于读取MRAM存储器单元的装置和技术。在交叉点存储器阵列中，每个导线诸如位线或字线连接到晶体管对，该晶体管对包括并联的pMOSFET与nMOSFET。在选择要读取的存储器单元时，可使用该pMOSFET将第一导线的电压上拉同时使用该nMOSFET将第二导线的电压下拉到例如0V。这使该选择器接通时的电容最小化。此外，在读取所选择的存储器单元时，该第一导线的该并联nMOSFET可接通同时该pMOSFET保持导通。该nMOSFET增加电阻，该电阻抵消该pMOSFET的减小的电阻，以允许准确感测跨该存储器单元的该电压。储器单元的该电压。储器单元的该电压。

【技术实现步骤摘要】
在读取期间的MRAM中的信号保留

技术介绍

[0001]存储器广泛用于各种电子设备，诸如蜂窝电话、数字相机、个人数字 助理、医疗电子器件、移动计算设备、非移动计算设备和数据服务器。存 储器可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连 接至电源时，非易失性存储器也允许存储和保留信息。
[0002]非易失性存储器的一个示例是磁阻随机存取存储器(MRAM)，其使用 磁化来表示所存储的数据，这与使用电荷来存储数据的某些其他存储器技 术相反。一般来讲，MRAM包括在半导体衬底上形成的大量存储器单元， 其中每个存储器单元都代表(至少)一个数据位。通过改变存储器单元内 的磁性元件的磁化方向将数据位写入存储器单元，并且通过测量存储器单 元的电阻来读取位。低电阻通常表示“0”位，并且高电阻通常表示“1
”ꢀ
位。
附图说明
[0003]类似编号的元件是指不同的图中的共同部件。
[0004]图1是连接到主机的存储器系统的示例性实施方案的框图。
[0005]图2是图1的FEP电路110的示例性实施方案的框图。
[0006]图3是图1的BEP电路112的示例性实施方案的框图。
[0007]图4是图1的存储器封装件104的示例性实施方式的框图。
[0008]图5A是可实现本文描述的技术的存储器系统的一个示例的框图。
[0009]图5B描绘了图5A的行驱动器524和列驱动器514之间的示例性驱动 器。
[0010]图5C描绘了电流驱动器575的示例性框图。r/>[0011]图5D描绘了图5C的DAC电路570的示例。
[0012]图6是可实现本文描述的技术的存储器系统的另一个示例的框图。
[0013]图7A描绘了图5A或图6的存储器阵列502中的示例性存储器单元的 剖面图。
[0014]图7B描绘了与图7A的存储器单元一致的存储器单元的示例性交叉点 存储器阵列750的透视图。
[0015]图8A描绘了图7A的存储元件710的示例性I
‑
V曲线。
[0016]图8B描绘了图7A的选择器702的示例性I
‑
V曲线。
[0017]图8C描绘了图7A的存储器单元700的示例性I
‑
V曲线。
[0018]图9A描绘了与交叉点存储器阵列750的第一级一致的示例性电路。
[0019]图9B描绘了与图9A和图7B的交叉点存储器阵列750的第二级一致 的示例性电路。
[0020]图10A描绘了图9A的WL晶体管对Wd3_1，其处于当上拉所选择的 字线WL3_1上的电压时pMOSFET导通且nMOSFET关断的配置。
[0021]图10B描绘了图9A的WL晶体管对Wd3_1，其处于当感测到所选择 的字线WL3_1上的电压时pMOSFET关断且nMOSFET导通的配置。
[0022]图10C描绘了图9A的WL晶体管对Wd3_1，其处于当感测到所选择 的字线WL3_1上的电压时pMOSFET导通且nMOSFET导通的配置。
[0023]图10D描绘了图9A的WL晶体管对Wd3_1，其处于当上拉所选择的 位线BL0上的电压时pMOSFET关断且nMOSFET导通的配置。
[0024]图10E描绘了图9A的WL晶体管对Wd3_1，其处于在所选择的位线 BL0被设置为接地的感测过程期间pMOSFET关断且nMOSFET导通的配 置。
[0025]图10F描绘了图9A的WL晶体管对Wd3_1，其处于在所选择的位线 BL0被设置为接地的感测过程期间pMOSFET导通且nMOSFET导通的配 置。
[0026]图11A描绘了用于针对所选择的存储器单元诸如图7A的存储器单元 700执行写入操作的示例性过程的流程图。
[0027]图11B描绘了用于针对所选择的存储器单元诸如图7A的存储器单元 700利用单电压检测执行读取操作的示例性过程的流程图。
[0028]图11C描绘了用于针对所选择的存储器单元诸如图7A的存储器单元 700利用双电压检测执行读取操作的示例性过程的流程图。
[0029]图12A描绘了图7B的与图11B的过程一致的感测电路564的示例性 具体实施。
[0030]图12B描绘了图7B的与图11C的过程一致的感测电路564的另一个 示例性具体实施。
[0031]图12C描绘了与图9A一致的晶体管对Wd3_1的pMOSFET和 nMOSFET的并联示例性电阻。
[0032]图13A描绘了存储器单元的与图11A的写入过程一致的电流对时间的 示例性曲线。
[0033]图13B描绘了存储器单元的与图13A一致的电压对时间的示例性曲 线。
[0034]图13C描绘了存储器单元的与图11B的读取过程一致的电流对时间的 示例性曲线。
[0035]图13D描绘了存储器单元的与图13C一致的电压对时间的示例性曲 线。
[0036]图13E描绘了存储器单元的与图11C的过程(步骤1100至1108)一 致的电流对时间的示例性曲线。
[0037]图13F描绘了存储器单元的与图13E一致的电压对时间的示例性曲 线。
[0038]图13G描绘了存储器单元的与图11C的回写过程(步骤1110)一致的 电流与时间的示例性曲线。
[0039]图13H描绘了存储器单元的与图13G一致的电压对时间的示例性曲 线。
具体实施方式
[0040]本专利技术描述了用于读取MRAM存储器单元的装置和技术。
[0041]MRAM存储器单元包括磁开关材料，该磁开关材料可基于不同磁化状 态而具有不同的数据状态，其中每种状态具有不同的电阻。MRAM存储器 单元可以是双端子设备，该双端子设备通过在一个方向上施加大约50nsec 的电流而被写入低电阻状态(例如，25kΩ)，并且通过在相反方向上施加 电流而被写入高电阻状态(例如，50kΩ)，该电流可以超过写入低电阻大 约50nsec所需的电流；例如，如果临界尺寸(CD)为20nm并且存储器单 元的电阻面积(RA)乘积为10，则该电流比写入低电阻所需的电流高 20％。电流感应存储器单元的自由层中的磁变化。
[0042]此外，当许多存储器单元被布置成交叉点存储器阵列时，每个存储器 单元可包括与选择器诸如双向阈值开关串联的存储元件(例如，包括磁开 关材料)。选择器可处于导通或非导通状态。为了写入或读取特定存储器 单元，经由与存储器单元接触的相应字线和位线施加电压和/或电流信号， 以将选择器设置为处于其导通状态。这被称为选择存储器单元。一旦选择 器处于其导通状态，就可以经由相应的字线和位线将电压和/或电流施加到 存储元件以用于写入或读取。例如，“自引用读取”(SRR)可通过以下 方式在任一方向上执行到AP(高电阻状态)或P(低电阻状态)：在该方 向上选择位，读取该位以生成电平并存储该电平，在该方向上写入该位， 并且读取该位以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，包括：控制电路，所述控制电路被配置为连接到交叉点存储器阵列，所述交叉点存储器阵列包括存储器单元和第一晶体管对，所述存储器单元布置在第一导线和第二导线之间并且包括与阈值开关选择器串联的存储元件，所述第一晶体管对包括并联的pMOSFET与nMOSFET并且连接到所述第一导线；所述控制电路被配置为在所述nMOSFET处于非导通状态时利用所述pMOSFET上拉所述第一导线的电压以选择所述存储器单元；并且所述控制电路被配置为随后在所述pMOSFET和所述nMOSFET处于导通状态时读取所述存储器单元。2.根据权利要求1所述的装置，其中：在所述nMOSFET处于所述导通状态时，由所述存储器单元的所述选择引起的所述pMOSFET的减小的电阻被所述nMOSFET的电阻抵消。3.根据权利要求1所述的装置，其中：所述控制电路被配置为在所述pMOSFET和所述nMOSFET处于所述导通状态时经由所述第一晶体管对检测所述第一导线上的电压以读取所述存储器单元。4.根据权利要求1所述的装置，其中：在所述存储器单元的所述选择之后并且在准备所述存储器单元的所述读取时，所述控制电路被配置为将所述nMOSFET从所述非导通状态改变为所述导通状态并且保持所述pMOSFET处于所述导通状态。5.根据权利要求1所述的装置，其中为了读取所述存储器单元，所述控制电路被配置为：在执行所述存储器单元的潜在破坏性写入之前，在所述pMOSFET和所述nMOSFET处于所述导通状态时经由所述第一晶体管对检测所述第一导线上的第一电压；在执行所述存储器单元的所述潜在破坏性写入之后，在所述pMOSFET和所述nMOSFET处于所述导通状态时经由所述第一晶体管对检测所述第一导线上的第二电压；以及基于所述第一电压和所述第二电压来确定所述存储器单元的数据状态。6.根据权利要求5所述的装置，其中：在所述第一电压的所述检测之后并且在准备所述存储器单元的所述潜在破坏性写入时，所述控制电路被配置为将所述nMOSFET从所述导通状态改变为所述非导通状态并且保持所述pMOSFET处于所述导通状态。7.根据权利要求5所述的装置，其中：在所述存储器单元的所述潜在破坏性写入之后并且在准备所述第二电压的所述检测时，所述控制电路被配置为将所述nMOSFET从所述非导通状态改变为所述导通状态并且保持所述pMOSFET处于所述导通状态。8.根据权利要求5所述的装置，其中：所述控制电路被配置为在所述存储器单元的所述潜在破坏性写入期间保持所述pMOSFET处于所述导通状态并且保持所述nMOSFET处于所述非导通状态。9.根据权利要求5所述的装置，其中：所述控制电路被配置为在所述第二电压超过所述第一电压多于指定量时确定所述数
据状态为低电阻数据状态，并且在所述第二电压未超过所述第一电压多于指定量时确定所述数据状态为高电阻数据状态。10.根据权利要求5所述的装置，其中所述控制电路包括：第一电容器，所述第一电容器被配置为存储所述第一电压；第二电容器，所述第二电容器被配置为存储偏移电压；开关，所述开关被配置为串联连接所述第一电容器和所述第二电容器；和比较器，所述比较器被配置为将所述第二电压与跨串联的所述第一电容器和所述第二电容器的电压进行比较。11.根据权利要求1所述的装置，还包括：第二晶体管对，所述第二晶体管对包括并联的pMOSFET与nMOSFET并且被配置为将所述第二导线连接到所述控制电路，其中所述控制电路被配置为在所述第二晶体管对的所述pMOSFET处于所述非导通状态时利用所述第二晶体管对的所述nMOSFET下拉所述第二导线的电压以选择所述存储器单元。12.一种方法...

【专利技术属性】
技术研发人员：W，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：