基于钴的互连及其制造方法技术

实施例包括金属互连结构，所述金属互连结构包括：设置在衬底上的电介质层；所述电介质层中的开口，其中，所述开口具有侧壁并且暴露所述衬底和互连线的至少其中之一的导电区；设置在所述导电区之上和所述侧壁上的粘附层，所述粘附层包括锰；以及所述开口内和所述粘附层的表面上的填充材料，所述填充材料包括钴。本文中描述了其它实施例。文中描述了其它实施例。文中描述了其它实施例。

【技术实现步骤摘要】
基于钴的互连及其制造方法
[0001]本申请是申请号为201580002697.9、申请日为2015年2月21日、专利技术名称为“基于钴的互连及其制造方法”的中国专利技术专利申请的分案申请。


[0002]本专利技术的实施例总体上涉及金属互连结构及其制造方法。更具体而言，本专利技术的实施例涉及基于钴的互连结构及其制造方法。

技术介绍

[0003]集成电路(IC)器件通常包括形成在半导体衬底内或上的电路元件，例如晶体管、电容器和电阻器。互连结构用于将分立的电路元件电耦合或连接成功能电路。典型的金属互连可以包括线路部分和通孔部分。
[0004]互连结构可以由铜制造，并且可以包括阻挡层，例如钛或钽或诸如氮化钽或氮化钛之类的氮化物材料、或它们的组合(例如，氮化钽/钽(TNT))。利用铜互连结构的问题在于它们对可能导致空位形成和故障的电迁移高度敏感。
[0005]钨金属化部已经成功用于制造前端接触部，并且因此已被建议用于后端金属化部，用于进行互连的制造。利用钨金属化部的可取优点是其对有害的电迁移效应高度耐受。然而，利用钨金属化部的缺点是其电阻率高于铜。更具体地，钨线路电阻比铜互连高4到6倍，并且通孔电阻可能高出多达20％。这些高电阻严重降低了IC的性能并且因此是不期望的。
附图说明
[0006]图1A
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1E是根据本专利技术的实施例的形成钴互连的方法的截面侧视图图示。
[0007]图2是根据本专利技术的实施例的具有形成有钴互连的多个金属化层的集成电路的截面侧视图图示。
[0008]图3是示出根据本专利技术的实施例的形成钴互连的方法的流程图。
[0009]图4A
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4D是根据本专利技术的实施例的形成具有钴插塞的钴互连的方法的截面侧视图图示。
[0010]图5A
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5D是根据本专利技术的实施例的形成具有钴插塞的钴互连的方法的截面侧视图图示。
[0011]图6是示出根据本专利技术的实施例的形成具有钴插塞的钴互连的方法的流程图。
[0012]图7描绘了根据本专利技术实施例的包括基于钴的金属栅极电极的半导体场效应晶体管(FET)。
具体实施方式
[0013]现在将参照附图，在附图中，相同结构可以被提供有相同的后缀附图标记。为了更清楚地示出各个实施例的结构，本文中所包括的附图是半导体/电路结构的图解表示。因
此，所制造的集成电路结构(例如，在显微照片中)的实际外观可以在仍并入所示实施例的要求保护的结构的同时看起来不同。此外，附图可以只示出有助于理解所示实施例的结构。可以不包括本领域中公知的附加结构以保持附图的清晰。例如，不必示出半导体器件中的每一层。“实施例”、“各个实施例”等指示如此描述的(多个)实施例可以包括特定的特征、结构或特性，但不是每一个实施例都必须包括所述特定的特征、结构或特性。一些实施例可以具有针对其它实施例而描述的特征中的一些、全部特征或不具有这些特征。“第一”、“第二”、“第三”等描述共同的对象并且指示涉及的是相同对象的不同实例。这样的形容词并不暗示如此描述的对象必须采用时间上、空间上的给定顺序、采用排序、或采用任何其它方式。“连接”可以指示元件彼此直接物理或电接触；并且“耦合”可以指示元件彼此协作或交互，但是元件可以或可以不直接物理或电接触。
[0014]本专利技术的一个实施例是钴互连，其包括基于锰(Mn)的粘附层和钴填充材料。粘附层(本文中有时也被称为阻挡层或润湿层)可以包括各种基于锰的成分，例如，Mn、氮化锰(MnN)、或氮化锰硅(MnSi
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)。基于Mn的粘附层可以包括沉积在经图案化的后端互连结构中的膜。可以利用钴将这些互连结构金属化。在一些实施例中，基于Mn的层很好地粘附到层间电介质(ILD)，这有助于形成互连。基于Mn的层还向钴金属提供润湿。因此，基于Mn的粘附层有助于实现了小尺度(例如，22nm、14nm、10nm和更小)下互连结构的鲁棒的间隙填充。
[0015]实施例包括钴互连，所述钴互连包括钴插塞层和钴填充材料。与形成钴填充材料所使用的相比，插塞层由不同的成分和/或通过不同工艺形成。这样的钴互连是有利的，因为它们具有低电阻(例如，比钨更低)并且对电迁移高度耐受(例如，比铜更耐受电迁移)，从而能够制造高性能互连结构。由于常规互连处理中尺寸的缩放，传统阻挡层(例如，TNT阻挡层)的高电阻可能会在较大程度上影响常规铜互连的性能。然而，较低电阻的Mn层可以减轻这些电阻问题。
[0016]在第一方面中，共形的基于Mn的粘附层形成在电介质层中的开口中。然后基于钴的填充材料沉积或生长在基于Mn的粘附层上以形成钴互连。
[0017]图1A
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1E示出了根据本专利技术的实施例的形成具有基于Mn的粘附层和含钴填充层的钴互连的方法。图1A示出了具有顶表面118的衬底106，衬底106可以用作在其上形成钴互连的衬底。衬底106可以包括部分制造的IC的在其上最终制造钴互连的任何部分。例如，衬底106典型地将包括有源和无源器件或在其上形成有源和无源器件。如图1A中所示，导电区150被包括在最终将在其上形成钴互连的衬底106中。在一个这种实施例中，衬底106已经被处理通过前端工序(FEOL)，并且导电区150是形成在晶体半导体衬底或层中的扩散区(例如，导电区是晶体管的源极或漏极区)。在另一和这种实施例中，如以下结合图2更详细描述的，导电区150是后端工序(BEOL)金属化结构中的底层金属线。因此，尽管在本文中有时将部分150称为“导电区150”，但这可以或可以不指示区域150比106的其余部分更导电或更不导电。另外，使用150并非旨在指示150必需是与106成非单片式的，或者利用与106不同的工艺或非同时发生地形成150。例如，当106是互连线时，区域150与106成单片式，并且在结构和功能上不能与106的其余部分进行区分。然而，当150充当源极或漏极时，区域150还可以是与106的其余部分不同掺杂的区域。提供以上阐释以避免过多的图并且在其它情况下以简洁的方式提供清晰性。
[0018]尽管实施例可以理想地适于制造半导体IC，例如但不限于微处理器、存储器、电荷
耦合器件(CCD)、片上系统(SoC)IC或基带处理器，但其它应用也可以包括微电子机器、MEMS、激光器、光学器件、封装层等。实施例还可以用于制造个体半导体器件(例如，本文中所描述的钴结构可以用于制造金属氧化物半导体(MOS)晶体管的栅极电极)。
[0019]再次参考图1A，电介质层102形成在衬底106上方。电介质层102可以由任何适当的电介质或绝缘材料构成，例如但不限于二氧化硅、SiOF、碳掺杂的氧化物、玻璃或聚合物材料等。开口形成在电介质层中。开口使导电区150暴露，最终由钴互连向导电区150形成接触部(间接或直接)。在一个实施例中，如图1A中所示，如双镶嵌工艺中常见的那样，开口包括具有侧壁116的下开口114(例如，通路孔或狭槽)和具有侧壁112的上开口110(例如，金属线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路结构，包括：电介质层；所述电介质层中的开口，所述开口具有上部和下部，所述上部的宽度大于所述下部的宽度；位于所述开口的所述下部中的钴插塞；基于锰的粘附层，所述基于锰的粘附层位于所述开口的所述上部的侧壁上和位于所述钴插塞上；以及钴填充材料，所述钴填充材料位于所述开口的所述上部中和位于所述基于锰的粘附层上。2.根据权利要求1所述的集成电路结构，其中，所述钴插塞包括至少50％的钴。3.根据权利要求2所述的集成电路结构，其中，所述钴插塞还包括以下中的一种或多种：Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、Ta、W或Ru。4.根据权利要求1所述的集成电路结构，其中，所述钴插塞包括至少90％的钴。5.根据权利要求4所述的集成电路结构，其中，所述钴插塞还包括以下中的一种或多种：Al、Ni、Cu、Ag、Au、Mn、Ti、V、Cr、Fe、...

【专利技术属性】
技术研发人员：C，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：