三维堆叠的存储芯片、数据读写方法以及电子设备技术

本申请实施例提供一种三维堆叠的存储芯片、数据读写方法以及电子设备。该三维堆叠的存储芯片包括：第一动态存储阵列组件、第二动态存储阵列组件以及逻辑组件；其中，第一动态存储阵列组件包括第一超级块；响应于第一超级块为非失效块，第一超级块被配置为存储或输出优先级数据；第二动态存储阵列组件与第一动态存储阵列组件层叠连接，且第二动态存储阵列组件包括第二超级块，第二超级块与第一超级块具有相同的数据存储地址，响应于第二超级块为非失效块，第二超级块被配置为存储或输出优先级数据。该存储芯片的良率较高。该存储芯片的良率较高。该存储芯片的良率较高。

【技术实现步骤摘要】
三维堆叠的存储芯片、数据读写方法以及电子设备


[0001]本专利技术涉及集成电路
，尤其涉及一种三维堆叠的存储芯片、数据读写方法以及电子设备。

技术介绍

[0002]在动态随机存取存储器(Dynamic Random Access Memory，DRAM)的特殊应用中，会要求DRAM存储组件具有超级块，以存放系统中不允许出错、优先级较高的优先级数据，保证优先级数据的高可靠性。其中，DRAM中被要求存放优先级数据的特定DRAM阵列块被定义为超级块，超级块是根据优先级数据在DRAM阵列的寻址格式在整个DRAM存储阵列中指定的相应DRAM子阵列块。
[0003]然而，由于具有超级块的DRAM存储组件要求超级块区域数据存取的正确性为100％，一旦超级块存在不可修复的失效单元，则直接判定对应的存储芯片为失效芯片，使得存储芯片的良率较低。

技术实现思路

[0004]本申请提供一种三维堆叠的存储芯片、数据读写方法以及电子设备，能够解决现有存储芯片良率较低的问题。
[0005]为解决上述技术问题，本申请采用的一个技术方案是：提供一种三维堆叠的存储芯片。该存储芯片包括：第一动态存储阵列组件、第二动态存储阵列组件以及逻辑组件；其中，第一动态存储阵列组件包括第一超级块；响应于第一超级块为非失效块，第一超级块被配置为存储或输出优先级数据；第二动态存储阵列组件与第一动态存储阵列组件层叠连接，且第二动态存储阵列组件包括第二超级块，第二超级块与第一超级块具有相同的数据存储地址，响应于第二超级块为非失效块，第二超级块被配置为存储或输出优先级数据。
[0006]其中，还包括：逻辑组件，与第一动态存储阵列组件和/或第二动态存储阵列组件层叠连接，以访问第一动态存储阵列组件和第二动态存储阵列组件。
[0007]其中，响应于第一超级块为失效块，第一超级块被配置为优先级数据的读/写屏蔽状态；和/或，响应于第二超级块为失效块，第二超级块被配置为优先级数据的读/写屏蔽状态。
[0008]其中，还包括：超级块仲裁选择电路，分别连接第一超级块和第二超级块，用于仲裁第一超级块和第二超级块是否为失效块，并基于仲裁结果控制第一超级块和第二超级块进行优先级数据的读/写任务。
[0009]其中，超级块仲裁选择电路还包括：失效块标记电路模块、写屏蔽电路模块以及读屏蔽电路模块；其中，失效块标记电路模块存储有第一超级块和/或第二超级块是否为失效块的失效块标记信息；写屏蔽电路模块与失效块标记电路模块连接；响应于接收到写数据指令，写屏蔽电路模块基于失效块标记信息对第一超级块和/或第二超级块进行优先级数据的写屏蔽；读屏蔽电路模块与失效块标记电路模块连接响应于接收到读数据指令，读屏
蔽电路模块基于失效块标记信息对第一超级块和/或第二超级块进行优先级数据的读屏蔽。
[0010]其中，响应于第一超级块和第二超级块均为非失效块，且第一超级块存储的优先级数据与第二超级块存储的优先级数据一致，超级块仲裁选择电路分别向第一超级块以及第二超级块输出读数据指令，进而读取第一超级块以及第二超级块存储的优先级数据。
[0011]其中，在执行读操作时，响应于第一超级块和第二超级块均为非失效块，且第一超级块存储的优先级数据与第二超级块存储的优先级数据不一致，超级块仲裁选择电路调取校验码，基于校验码判断第一超级块存储的优先级数据与第二超级块存储的优先级数据中与读数据指令匹配的正确优先级数据，进而读取正确优先级数据；其中，校验码存储有与正确优先级数据对应的校验位，以基于校验位表征第一超级块存储的优先级数据与第二超级块存储的优先级数据是否为正确优先级数据。
[0012]其中，超级块仲裁选择电路设置于逻辑组件、第一动态存储阵列组件或第二动态存储阵列组件。
[0013]其中，标记为非失效块的第一超级块和/或第二超级块包括正常超级块和可修复超级块，标记为失效块的第一超级块和/或第二超级块包括不可修复超级块。
[0014]为解决上述技术问题，本申请采用的另一个技术方案是：提供一种数据读写方法。该方法包括：仲裁第一超级块和第二超级块是否为失效块；响应于第一超级块和/或第二超级块为非失效块，第一超级块和/或第二超级块被配置为存储或输出优先级数据；其中，第一超级块和第二超级块分别为第一动态存储阵列组件和第二动态存储阵列组件的存储块，且具有相同的数据存储地址；第一动态存储阵列组件和第二动态存储阵列组件层叠连接。
[0015]为解决上述技术问题，本申请采用的又一个技术方案是：提供一种电子设备。该电子设备包括上述所涉及的存储芯片。
[0016]本申请实施例提供的三维堆叠的存储芯片、数据读写方法以及电子设备，该三维堆叠的存储芯片通过设置第一动态存储阵列组件和第二动态存储阵列组件，并使第一动态存储阵列组件的第一超级块和第二动态存储阵列组件的第二超级块具有相同的数据存储地址，从而在第一超级块和第二超级块均为非失效块时，可利用第一超级块和第二超级块作为一个加固的超级块共同存储优先级数据，以实现优先级数据的双重存储；从而不仅有效增强了存储芯片的数据保持能力和抗干扰能力，保证了优先级数据的高可靠性；且降低了优先级数据存放的失效率。另外，即使第一超级块和第二超级块中的其中一个超级块存在不可修复的超级块，也能利用另一个超级块存储或输出优先级数据，相比于仅利用一个动态存储阵列组件的超级块以存储或输出优先级数据的方案，大大提高了存储芯片的良率。
附图说明
[0017]图1为本申请一实施例提供的三维堆叠的存储芯片的结构示意图；
[0018]图2为本申请一实施例提供的第一动态存储阵列组件或第二动态存储阵列组件的平面示意图；
[0019]图3为本申请一实施例提供的超级块仲裁选择电路的结构示意图；
[0020]图4为本申请一实施例提供的存储芯片进行写操作的流程图；
[0021]图5为本申请一实施例提供的存储芯片进行读操作的流程图；
[0022]图6为本申请一实施例提供的数据读写方法的流程图；
[0023]图7为本申请一实施例提供的电子设备的结构示意图。
具体实施方式
[0024]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0025]本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维堆叠的存储芯片，其特征在于，包括：第一动态存储阵列组件，包括第一超级块；响应于所述第一超级块为非失效块，所述第一超级块被配置为存储或输出优先级数据；第二动态存储阵列组件，与所述第一动态存储阵列组件层叠连接，且所述第二动态存储阵列组件包括第二超级块，所述第二超级块与所述第一超级块具有相同的数据存储地址，响应于所述第二超级块为非失效块，所述第二超级块被配置为存储或输出所述优先级数据。2.根据权利要求1所述的存储芯片，其特征在于，还包括：逻辑组件，与所述第一动态存储阵列组件和/或所述第二动态存储阵列组件层叠连接，以访问所述第一动态存储阵列组件和所述第二动态存储阵列组件。3.根据权利要求1所述的存储芯片，其特征在于，响应于所述第一超级块为失效块，所述第一超级块被配置为所述优先级数据的读/写屏蔽状态；和/或，响应于所述第二超级块为失效块，所述第二超级块被配置为所述优先级数据的读/写屏蔽状态。4.根据权利要求2所述的存储芯片，其特征在于，还包括：超级块仲裁选择电路，分别连接所述第一超级块和所述第二超级块，用于仲裁所述第一超级块和所述第二超级块是否为失效块，并基于仲裁结果控制所述第一超级块和所述第二超级块进行所述优先级数据的读/写任务。5.根据权利要求4所述的存储芯片，其特征在于，所述超级块仲裁选择电路还包括：失效块标记电路模块，存储有所述第一超级块和/或所述第二超级块是否为失效块的失效块标记信息；写屏蔽电路模块，与所述失效块标记电路模块连接；响应于接收到写数据指令，所述写屏蔽电路模块基于所述失效块标记信息对所述第一超级块和/或所述第二超级块进行所述优先级数据的写屏蔽；读屏蔽电路模块，与所述失效块标记电路模块连接，响应于接收到读数据指令，所述读屏蔽电路模块基于所述失效块标记信息对所述第一超级块和/或所述第二超级块进行所述优先级数据的读屏蔽。6.根据权利要求4或5所述的存储芯片，其特征在于，响应于所述第一超...

【专利技术属性】
技术研发人员：薛召召，宋炜哲，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：