多裸片存储器中的刷新操作制造技术

描述用于使对三维堆叠(3DS)存储器装置的不同裸片中的存储器阵列的刷新操作错开的方法、设备及系统。3DS存储器装置可包含控制或调节对所述存储器装置的其它裸片或层的命令(包含刷新命令)的一个裸片或层。举例来说，所述3DS存储器的一个裸片会在发出多个并发存储器刷新时延迟刷新命令，这将在所述存储器装置内造成一些有问题性能条件，例如高峰值电流。例如高峰值电流。例如高峰值电流。

【技术实现步骤摘要】
【国外来华专利技术】多裸片存储器中的刷新操作


[0001]本公开大体上涉及半导体存储器装置，且更特定来说，涉及用于刷新多裸片存储器的系统及方法。

技术介绍

[0002]存储器装置广泛用于存储与例如计算机、无线通信装置、摄影机、数字显示器及类似者的各种电子装置相关的信息。存储器装置常作为内部半导体集成电路及/或外部可移除装置提供于计算机或其它电子装置中。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器(包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等)需要施加电源来维持其数据。相比之下，即使没有外部供电，非易失性存储器也可保存其所存储数据。非易失性存储器可用于各种技术，包含快闪存储器(例如NAND及NOR)、相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻式随机存取存储器(RRAM)及磁随机存取存储器(MRAM)等。改进存储器装置通常可包含提高存储器单元密度、提高读取/写入速度或否则减少操作延时、提高可靠性、增加数据保存性、降低功耗或降低制造成本等指标。
附图说明
[0003]图1是示意性说明存储器装置的代表性框图。
[0004]图2是示意性说明三维堆叠(3DS)存储器装置的代表性框图。
[0005]图3A是说明对多裸片存储器装置中不同裸片中的DRAM的非重叠刷新操作的实例时序的代表图。
[0006]图3B是说明对应于对多裸片存储器装置中不同裸片中的DRAM的非重叠刷新操作的实例电流分布的代表图。
[0007]图4A是说明对多裸片存储器装置中不同裸片中的DRAM的重叠刷新操作的实例时序的代表图。
[0008]图4B是说明对应于对多裸片存储器装置中不同裸片中的DRAM的重叠刷新操作的实例电流分布的代表图。
[0009]图5是说明使对多裸片存储器装置中不同裸片中的DRAM中的存储器阵列的刷新操作重新定时的实例方法的代表性流程。
[0010]图6是说明根据另一实施例的用于使对多裸片存储器装置中不同裸片中的DRAM的刷新操作重新定时的实例方法的代表性流程。
[0011]图7A是说明对多裸片存储器装置中不同裸片中的DRAM的经重新定时刷新操作的代表图。
[0012]图7B是说明对应于对多裸片存储器装置中不同裸片中的DRAM的经重新定时刷新操作的电流分布的代表图。
具体实施方式
[0013]DRAM存储器需要周期性刷新存储器阵列以通过从阵列读取信息且不修改地立即将读取信息重写到相同区域来将信息保存于存储器中。因为刷新是电力密集型的，所以使多个刷新操作在存储器装置中同时发生需要比正常操作预算更多的电力。单片装置(例如包括单个硅裸片的存储器装置)可经配置以通过使经刷新以使功耗保持于预算内的行的激活命令错开来应对。然而，对于多芯片装置，此错开方法可存在问题：来自一个裸片的延迟激活命令可直接与来自另一裸片的激活命令时间重合，从而致使电力需求超过正常电力预算，其可例如不利地增加由存储器装置经历的电压噪声(干扰可靠数据通信及/或存储)，或超过主机系统可提供的电力电平(潜在地致使灾难性故障)。
[0014]为了解决上述问题，本文中公开用于刷新多裸片存储器的系统及方法。当对三维堆叠(3DS)存储器装置的存储器阵列的前一刷新命令在进行时，通过延迟对3DS存储器装置的另一存储器阵列的后续刷新命令来错开对3DS存储器装置中的多个裸片的并发刷新或同时刷新操作。根据一个实施例，主装置延迟针对裸片中的存储器阵列的刷新命令以确保不存在可导致来自3DS存储器装置的高瞬时峰值电流需求的重叠刷新操作。
[0015]如下文将进一步论述，在段落及/或图的上下文中描述的目前公开技术的元件可与在其它段落及/或图的上下文中描述的元件组合。此外，并非需要本文中公开的技术的所有元件来实践技术。另外，为清楚起见，以下描述中未阐述描述众所周知且通常与存储器装置相关联但会不必要地模糊本技术的一些重要方面的结构及/或过程的若干细节。此外，尽管以下公开阐述本技术的若干实施例，但技术的若干其它实施例具有不同于本章节中描述的配置或组件的配置或组件。因而，本技术可具有其它实施例，其具有额外元件及/或不具有下文参考图描述的若干元件。
[0016]图1是示意性说明根据本技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体，且每一存储体可包含多个字线(WL)、多个位线(BL)及布置于字线与位线的相交处的多个存储器单元。存储器单元可包含不同存储器媒体类型中的任一者，包含电容、磁阻、铁电、相变或类似者。字线WL的选择可由行解码器140执行，且位线BL的选择可由列解码器145执行。感测放大器(SAMP)可提供给对应位线BL且连接到至少一个相应本地I/O线对(LIOT/B)，本地I/O线对又可经由可用作开关的传送门(TG)耦合到至少相应一个主I/O线对(MIOT/B)。存储器阵列150还可包含用于管理其操作的板线及对应电路系统。
[0017]存储器装置100可采用多个外部端子，其包含耦合到命令总线及地址总线以接收命令信号(CMD)及地址信号(ADDR)的命令及地址端子(C/A)。存储器装置可进一步包含用于接收芯片选择信号CS的芯片选择端子、用于接收芯片ID信号CHIP_ID的芯片标识符端子、用于接收时钟信号CK及CKF的时钟端子、数据端子DQ及DQS、电力供应端子VDD、VSS、VDDQ及VPP。
[0018]命令及地址端子(C/A)可被供应来自外部的地址信号及存储体地址信号。供应到地址端子的地址信号及存储体地址信号可经由命令/地址输入电路105传送到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140及将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收存储体地址信号(BADD)且将存储体地址信号供应到行解码器140及列解码器145两者。
[0019]命令/地址输入电路105可被供应来自存储器控制器、主机、CPU或SOC的命令及地址信号C/A、芯片标识符信号CHIP_ID及芯片选择信号CS。在一些实施例中，CHIP_ID是C/A总线的部分，且在其它实施例中，CHIP_ID是独立输入。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，其可包含读取命令及写入命令及刷新存储器阵列的命令)。选择信号CS及芯片标识符CHIP_ID信号可用于选择存储器装置100响应提供到命令及地址端子的命令及地址。当激活CS及CHIP_ID信号提供到存储器装置100时，可解码命令及地址且可执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115可包含用于解码内部命令信号ICMD以产生用于执行存储器操作的各种内部信号及命令的电路。命令解码器115可进一步包含用于追踪各种计数或值的一或多个寄存本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种方法，其包括：接收指向三维堆叠(3DS)存储器装置的第一存储器阵列的第一刷新命令；接收指向所述3DS存储器装置的第二存储器阵列的第二刷新命令；确定所述第二刷新命令的执行将与所述第一刷新命令的执行时间重叠；及基于所述确定，使对所述第二存储器阵列的所述第二刷新命令的所述执行延迟一时段，所述时段至少部分基于所述3DS存储器装置的操作特性、用户定义值或行业规范或其任一组合。2.根据权利要求1所述的方法，其中使对所述第二存储器阵列的所述第二刷新命令的执行延迟所述时段进一步包括：计算在对所述第二存储器阵列的行的下一刷新操作之前允许的最大延迟的值，其中所允许的所述最大延迟基于对所述第二存储器阵列的所述行的上一先前刷新操作的时间及所述第二存储器阵列的最大刷新间隔；及计算对所述第二存储器阵列的所述第二刷新命令的最小延迟的值，其中所述最小延迟至少部分基于所述3DS存储器装置的操作特性、用户定义值、与所述第一刷新命令的执行相关联的时段的倍数、或行业规范或其任一组合；其中所述时段是所述最大延迟、所述最小延迟或大于所述最小延迟且小于所述最大延迟。3.根据权利要求1所述的方法，其中确定所述第二刷新命令将与所述第一刷新命令的所述执行时间重叠包括确定源自所述第一存储器阵列及所述第二存储器阵列的并发刷新的峰值电流超过预定电流阈值。4.根据权利要求1所述的方法，其中延迟对所述第二存储器阵列的所述第二刷新命令的执行包括使执行延迟预配置延迟量，其中所述预配置延迟量基于一或多个峰值电流目标。5.根据权利要求1所述的方法，其中延迟对所述第二存储器阵列的所述第二刷新命令的执行包括基于与所述第一刷新命令相关联的第一刷新操作开始的时间、所述第一刷新操作预计完成的时间及进一步基于在所述第一刷新操作完成之后与所述第二刷新命令相关联的第二刷新操作可开始的预配置时间来使执行延迟可变延迟量。6.根据权利要求1所述的方法，其中延迟对所述第二存储器阵列的所述第二刷新命令的所述执行进一步包括：确定所述3DS存储器装置的峰值刷新电流的最小延迟量低于预定电流阈值；及使对所述第二存储器阵列的所述第二刷新命令的所述执行延迟所述所确定最小延迟量。7.根据权利要求4所述的方法，其中所述预配置延迟量是大于完成对所述3DS存储器装置的存储器阵列的刷新命令的执行所需的时间的延迟。8.一种方法，其包括：在三维堆叠(3DS)存储器装置的主存储器装置处，检测对所述3DS存储器装置的第一存储器阵列的第一刷新命令；由所述主存储器装置向所述第一存储器阵列发出所述第一刷新命令，其中发出所述第一刷新命令着手所述第一刷新命令的执行；确定所述主存储器装置向所述第一存储器阵列发出所述第一刷新命令的时间；在所述
主存储器装置处检测对所述3DS存储器装置的第二存储器阵列的第二刷新命令，其中所述第二存储器阵列在不同于所述第一存储器阵列的存储器装置的存储器装置中；确定所述主存储器装置检测所述第二刷新命令的时间；确定所述主存储器装置检测所述第二刷新命令的所述时间与所述主存储器装置发出所述第一刷新命令的所述时间之间的差小于阈值时间；及至少部分基于所述确定所述主存储器装置检测所述第二刷新命令的所述时间与所述主存储器装置发出所述第一刷新命令的所述时间之间的所述差小于所述阈值时间来延迟对所述第二存储器阵列的所述第二刷新命令的执行。9.根据权利要求8所述...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：