本发明专利技术实施例提出一种半导体装置。半导体装置可采用二维材料层作为多通道晶体管的纳米片通道。二维材料层的纳米片通道在更小的尺寸及/或更少的通道数目下可达相同的驱动电流，因此可减少尺寸及/或促进驱动电流。本发明专利技术实施例亦可提供装置中p型与n型的平衡方法，而不需增加装置脚位。不需增加装置脚位。不需增加装置脚位。
【技术实现步骤摘要】
半导体装置
[0001]本专利技术实施例涉及半导体装置，尤其涉及作为多通道晶体管所用的纳米片通道的二维材料。
技术介绍
[0002]由于改善多种电子构件的集成密度，半导体产业已经历持续的快速成长。集成密度中的主要改善来自于持续缩小结构尺寸，以将更多构件整合至给定的芯片面积中。当半导体材料用于晶体管中的通道材料时，随着最小结构尺寸缩小，高驱动电流变得越来越困难。因此目前需要解决上述问题的方法。
技术实现思路
[0003]本专利技术实施例的目的在于提出一种半导体装置，以解决上述至少一个问题。
[0004]本专利技术一些实施例提供半导体装置。半导体装置包括第一二维材料层，具有第一末端与第二末端；第一源极/漏极结构，接触第一二维材料层的第一末端；第二源极/漏极结构，接触第一二维材料层的第二末端；以及栅极层，围绕第一二维材料层。
[0005]本专利技术一些实施例提供半导体装置。半导体装置包括第一晶体管，其包括：第一源极；第一漏极；以及第一多通道，连接第一源极与第一漏极，其中第一多通道包括两个或更多个二维材料层；以及第二晶体管，其包括：第二源极；第二漏极；以及第二多通道，连接第二源极与第二漏极，其中第二通道包括两个或更多个半导体层。
[0006]本专利技术一些实施例提供半导体装置的形成方法。方法包括交错沉积两个或更多个通道堆叠与两个或更多个牺牲通道层，其中每一牺牲通道层沉积于通道堆叠之间，且沉积每一通道堆叠的步骤包括沉积二维材料层；蚀刻穿过通道堆叠与牺牲通道层，以形成鳍状结构；移除牺牲通道层以自通道堆叠形成通道；以及沉积栅极层于通道周围。
附图说明
[0007]图1为本专利技术实施例中，制造半导体装置的方法的流程图。
[0008]图2至图4、图5A至图11A、与图5B至图11B为本专利技术一些实施例中，制造半导体装置的多种阶段的附图。
[0009]图12及图13为本专利技术另一实施例中，制造半导体装置的多种阶段的附图。
[0010]图14、图15A及图15B为本专利技术另一实施例中，制造半导体装置的多种阶段的附图。
[0011]图16、图17A及图17B为本专利技术另一实施例中，制造半导体装置的多种阶段的附图。
[0012]图18、图19A至图22A、与图19B至图22B为本专利技术一些实施例中，制造半导体装置的多种阶段的附图。
[0013]图23A及图23B为专利技术另一实施例中，制造半导体装置的多种阶段的附图。
[0014]图24、图25A至图28A、与图25B至图28B为本专利技术一些实施例中，制造半导体装置的多种阶段的附图。
[0015]图29A及图29B为本专利技术另一实施例中，制造半导体装置的多种阶段的附图。
[0016]图30为本专利技术实施例中，制造半导体装置的方法的流程图。
[0017]图31至图34、图35A至图43A、图35B至图43B、与图35C至图43C为本专利技术一些实施例中，制造半导体装置的多种阶段的附图。
[0018]附图标记如下：
[0019]A
‑
A,B
‑
B,C
‑
C:剖线
[0020]L1:长度
[0021]T1,T2,T3,T4:厚度
[0022]10:基板
[0023]11:p型井
[0024]12:n型井
[0025]13:第一半导体层
[0026]14:牺牲通道层
[0027]14a,16e:末端部分
[0028]15:第二半导体层
[0029]16:二维材料层
[0030]16b:下表面
[0031]16s,60s
’
:侧表面
[0032]16t:上表面
[0033]17:半导体膜堆叠
[0034]18,18
’
,64:界面层
[0035]20,20
’
:高介电常数的介电层
[0036]22,22
’
:通道堆叠
[0037]24,36:垫层
[0038]26:硬掩模
[0039]27:混合鳍状物
[0040]28,29:鳍状结构
[0041]30:隔离层
[0042]31:介电衬垫层
[0043]32:牺牲栅极介电层
[0044]33:低介电常数的介电层
[0045]34:牺牲栅极层
[0046]35:高介电常数的介电层
[0047]38:掩模层
[0048]40:牺牲栅极结构
[0049]42:侧壁间隔物
[0050]44:牺牲源极/漏极结构
[0051]46,46
’
:栅极层
[0052]48,48
’
:置换源极/漏极结构
[0053]50:层间介电层
[0054]52:栅极接点
[0055]54:源极/漏极接点
[0056]56:自对准接点层
[0057]58:硬掩模层
[0058]60,60
’
,60”:内侧间隔物
[0059]62a,62b:遮置
[0060]66:栅极介电层
[0061]100,200:方法
[0062]102,104,106,108,110,112,114,116,118,120,122,124,126,128,202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234,236:步骤
具体实施方式
[0063]下述详细描述可搭配附图说明，以利理解本专利技术的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
[0064]下述内容提供的不同实施例或例子可实施本专利技术实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本专利技术。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本专利技术的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
[0065]此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动64
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
[0066]上述内容概述本专利技术一些实施例。虽然此处所述的一些实施例以纳米片通道场效晶体管作说明，本专利技术一些实施例可用于其他工艺及/或其他装置如平面场效晶体管、鳍状场效晶体管、水平全绕式栅极场效晶体管、垂直全绕式栅极场效晶体管或其他合适装置。本
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【技术保护点】
【技术特征摘要】
1.一种半导体装置，包括：一第一二维材料层，具有一第一末端与一第二末端；一第一源极/漏极结构，接触该第一二维材料层的...
【专利技术属性】
技术研发人员：姆鲁尼尔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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