功率半导体器件制造技术

本实用新型专利技术公开了一种功率半导体器件，包括N型衬底，N型衬底上设有N型外延层下部分，N型外延层下部分上部形成P基区下部分，N型外延层下部分上面设有N型外延层上部分，N型外延层上部分上部设有两个P基区上部分，其中一个P基区上部分中设有N+源区和P+源区，N+源区两侧的P基区上部分形成沟道，另一个P基区上部分设有绝缘介质层，绝缘介质层上设有多晶硅，多晶硅上设有栅极金属，N+源区和P+源区上设有源极金属，N型衬底的背面设有漏极金属；其中非有源区或栅极焊盘靠近有源区的边缘处不存在源极金属。本实用新型专利技术具有减小漏源电容，规避有源区与非有源区边界的位移电流，提高器件dV

【技术实现步骤摘要】
功率半导体器件


[0001]本技术主要涉及半导体器件
，具体涉及一种功率半导体器件。

技术介绍

[0002]当功率MOSFET器件在高频电路中开关时，漏源电压会历经非常快速的变化(dV
DS
/dt)，该冲击导致的器件失效主要有2种原因：一是dV
DS
/dt施加在栅漏电容上引起器件误开启，二是dV
DS
/dt与漏源电容C
DS
产生位移电流，与基区电阻R
pbase
产生的电压导致寄生双极型晶体管开启。碳化硅MOSFET比硅MOSFET的dV
DS
/dt更高。
[0003]依据专利US20190081624A1，有源区与非有源区或栅极焊盘交界处，位移电流从漏极流向非有源区中栅极焊盘的源极金属时，在栅极焊盘下方的P阱中流动，如果位移电流足够大，则该P阱中产生的电压可能足够接近栅极薄绝缘介质的击穿电压，从而可能损坏栅极薄绝缘介质，可能导致设备故障。

技术实现思路

[0004]本技术要解决的技术问题就在于：针对现有技术存在的问题，本技术提供一种减小漏源电容C
DS
，规避有源区与非有源区边界的位移电流，提高器件dV
DS
/dt能力的功率半导体器件。
[0005]为解决上述技术问题，本技术提出的技术方案为：
[0006]一种功率半导体器件，包括N型衬底，所述N型衬底上设有N型外延层下部分，所述N型外延层下部分上部形成P基区下部分，所述N型外延层下部分上面设有N型外延层上部分，所述N型外延层上部分上部设有两个P基区上部分，其中一个所述P基区上部分中设有N+源区和P+源区，所述N+源区两侧的P基区上部分形成沟道，另一个所述P基区上部分设有绝缘介质层，所述绝缘介质层上设有多晶硅，所述多晶硅上设有栅极金属，所述N+源区和P+源区上设有源极金属，所述N型衬底的背面设有漏极金属；将另一个所述P基区上部分与N型外延层上部分之间的边界线两端延伸至器件的表面和背面，以作为分界线，包含述N+源区、P+源区、沟道和漏极金属的区域作为有源区，另一侧的区域则作为非有源区或栅极焊盘，其中非有源区或栅极焊盘靠近有源区的边缘处不存在源极金属。
[0007]作为上述技术方案的进一步改进：
[0008]所述P基区上部分和P+源区的结深相同，均为0.3～0.7um。
[0009]所述P基区下部分的结深为0.3～0.6um。
[0010]所述N型衬底的电阻率为0.01～0.03Ω.cm，厚度为200～400μm。
[0011]所述N+源区的结深为0.2～0.5um。
[0012]与现有技术相比，本技术的优点在于：
[0013]本技术的功率半导体器件，非有源区或栅极焊盘靠近有源区的边缘处不存在源极金属，即在靠近有源区的非有源区或栅极焊盘边缘处不存在漏源电压的变化，从根本上规避了非有源区或栅极焊盘下方的P基区存在漏源电压的变化引起的位移电流；P基区分
为上下两个区域，P基区下部分的掺杂分布及结深在保证阻断电压(不穿通)的前提下减小掺杂浓度以减小Cds，P+源区的结深与P基区上部分的结深相同，最大化了P+源区的体积，减小了漏源电压V
DS
及漏源电容C
DS
产生位移电流的流通路径及该路径的电阻，由此减小了位移电流的产热量并使产生的热量以最快的速度散发出去。因此，在相同的位移电流下，提高了dV
DS
/dt能力。
附图说明
[0014]图1本技术的功率MOSFET器件在实施例的结构剖面示意图。
[0015]图2本技术的功率MOSFET器件在制造方法第1步后的剖面示意图。
[0016]图3本技术的功率MOSFET器件在制造方法第2步后的剖面示意图。
[0017]图4本技术的功率MOSFET器件在制造方法第3步后的剖面示意图。
[0018]图5本技术的功率MOSFET器件在制造方法第4步后的剖面示意图。
[0019]图例说明：1、N型衬底；2、N型外延层下部分；3、P基区下部分；4、N型外延层上部分；5、P基区上部分；6、N+源区；7、P+源区；8、绝缘介质层；9、栅极绝缘介质；10、多晶硅；11、源极金属；12、漏极金属；13、栅极金属；14、沟道；100、有源区；101、非有源区或栅极焊盘。
具体实施方式
[0020]以下结合说明书附图和具体实施例对本技术作进一步描述。
[0021]如图1所示，本技术实施例的功率半导体器件，包括N型衬底1，N型衬底1上设有N型外延层下部分2，N型外延层下部分2上部形成P基区下部分3，N型外延层下部分2上面设有N型外延层上部分4，N型外延层上部分4上部设有P基区上部分5(如图1所示，分成左右两个区域)，其中P基区上部分5的右侧部分中设有N+源区6和P+源区7，N+源区6两侧的P基区上部分5形成沟道14，另一个P基区上部分5的左侧部分设有绝缘介质层8，绝缘介质层8上设有多晶硅10，多晶硅10上设有栅极金属13，N+源区6和P+源区7上设有源极金属11，N型衬底1的背面设有漏极金属12，最终形成功率半导体器件；将P基区上部分5左侧部分与N型外延层上部分4之间的边界线两端延伸至器件的表面和背面，以作为分界线，包含N+源区6、P+源区7、沟道14和漏极金属12的区域作为有源区100，另一侧的区域则作为非有源区或栅极焊盘101，其中非有源区或栅极焊盘101靠近有源区100的边缘处不存在源极金属11。另外P基区上部分5和P+源区7的结深相同，均为0.3～0.7um。
[0022]本技术的功率半导体器件，靠近有源区100的非有源区或栅极焊盘101边缘处不存在源极金属11，即在靠近有源区100的非有源区或栅极焊盘101边缘处不存在漏源电压的变化，从根本上规避了非有源区或栅极焊盘101下方的P基区上部分3和P基区下部分5存在漏源电压的变化引起的位移电流；P基区分为上下两个区域，P基区下部分3的掺杂分布及结深在保证阻断电压(不穿通)的前提下减小掺杂浓度以减小Cds，P+源区7的结深与P基区上部分5的结深相同，最大化了P+源区7的体积，减小了漏源电压V
DS
及漏源电容C
DS
产生位移电流的流通路径及该路径的电阻，由此减小了位移电流的产热量并使产生的热量以最快的速度散发出去，因此，在相同的位移电流下，提高了dV
DS
/dt能力。
[0023]在一具体实施例中，P基区上部分5和P+源区7的结深相同，均为0.3～0.7um。N型衬底1的电阻率为0.01～0.03Ω.cm，厚度为200～400μm。P基区下部分3的结深为0.3～0.6um。
N+源区6的结深为0.2～0.5um。
[0024]本技术实施例的功率半导体器件的制造方法，具体包括步骤：
[0025]第1步：在碳化硅N本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括N型衬底(1)，所述N型衬底(1)上设有N型外延层下部分(2)，所述N型外延层下部分(2)上部形成P基区下部分(3)，所述N型外延层下部分(2)上面设有N型外延层上部分(4)，所述N型外延层上部分(4)上部设有两个P基区上部分(5)，其中一个所述P基区上部分(5)中设有N+源区(6)和P+源区(7)，所述N+源区(6)两侧的P基区上部分(5)形成沟道(14)，另一个所述P基区上部分(5)设有绝缘介质层(8)，所述绝缘介质层(8)上设有多晶硅(10)，所述多晶硅(10)上设有栅极金属(13)，所述N+源区(6)和P+源区(7)上设有源极金属(11)，所述N型衬底(1)的背面设有漏极金属(12)；将另一个所述P基区上部分(5)与N型外延层上部分(4)之间的边界线两端延伸至器件的表面...

【专利技术属性】
技术研发人员：高秀秀，柯攀，戴小平，
申请(专利权)人：湖南国芯半导体科技有限公司，
类型：新型
国别省市：