【技术实现步骤摘要】
半导体装置及其制造方法
[0001]本公开的各种实施例总体上涉及半导体装置及其制造方法，更具体地，涉及三维(3D)半导体装置及其制造方法。
技术介绍
[0002]半导体存储器装置包括可存储数据的存储器单元。三维(3D)半导体存储器装置包括三维布置的存储器单元，从而减少基板的由存储器单元占据的面积。
[0003]为了提高3D半导体存储器装置的集成度，可增加存储器单元的堆叠的数量。随着存储器单元的堆叠的数量增加，3D半导体存储器装置的操作可靠性可能降低。
技术实现思路
[0004]本公开的实施例可以提供半导体装置。该半导体装置可以包括：堆叠体，其包括交替堆叠的导电图案和绝缘图案；填充层，其被配置为穿过所述堆叠体；第一沟道层，其被配置为穿过所述堆叠体且联接到所述填充层；第二沟道层，其被配置为穿过所述堆叠体且联接到所述填充层；第一插置层，其被配置为穿过所述堆叠体并且设置在所述第一沟道层和所述填充层之间；第二插置层，其被配置为穿过所述堆叠体并且设置在所述第二沟道层和所述填充层之间；以及存储器层，其被配置为围绕所...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，该半导体装置包括：堆叠体，所述堆叠体包括交替堆叠的导电图案和绝缘图案；填充层，所述填充层穿过所述堆叠体；第一沟道层，所述第一沟道层穿过所述堆叠体并且联接到所述填充层；第二沟道层，所述第二沟道层穿过所述堆叠体并且联接到所述填充层；第一插置层，所述第一插置层穿过所述堆叠体并且设置在所述第一沟道层和所述填充层之间；第二插置层，所述第二插置层穿过所述堆叠体并且设置在所述第二沟道层和所述填充层之间；以及存储器层，所述存储器层围绕所述填充层、所述第一沟道层和所述第二沟道层以及所述第一插置层和所述第二插置层。2.根据权利要求1所述的半导体装置，其中，所述第一插置层被所述第一沟道层和所述填充层围绕，并且所述第二插置层被所述第二沟道层和所述填充层围绕。3.根据权利要求1所述的半导体装置，其中，所述第一沟道层和所述第二沟道层中的每一个具有圆弧形的形状。4.根据权利要求1所述的半导体装置，其中，所述第一沟道层包括均与所述填充层接触的第一接合表面和第二接合表面，并且所述第一插置层设置在所述第一接合表面和所述第二接合表面之间。5.根据权利要求1所述的半导体装置，其中，所述填充层包括均与所述第一沟道层接触的第一突起和第二突起，并且所述第一插置层设置在所述第一突起和所述第二突起之间。6.根据权利要求5所述的半导体装置，其中，所述填充层还包括设置在所述第一突起和所述第二突起之间的填充部分。7.根据权利要求6所述的半导体装置，其中，所述填充部分的宽度在越靠近所述第一沟道层的位置处越小。8.根据权利要求6所述的半导体装置，其中，所述第一插置层包括设置在所述第一突起和所述填充部分之间的第一部分以及设置在所述第二突起和所述填充部分之间的第二部分。9.根据权利要求8所述的半导体装置，其中，所述第一插置层的所述第一部分的宽度在越靠近所述第一沟道层的位置处越大，并且所述第一插置层的所述第二部分的宽度在越靠近所述第一沟道层的位置处越大。10.一种半导体装置，该半导体装置包括：堆叠体，所述堆叠体包括交替堆叠的导电图案和绝缘图案；填充层，所述填充层穿过所述堆叠体；第一沟道层，所述第一沟道层穿过所述堆叠体并且联接到所述填充层；第二沟道层，所述第二沟道层穿过所述堆叠体并且联接到所述填充层；以及存储器层，所述存储器层围绕所述填充层、所述第一沟道层和所述第二沟道层，其中，所述第一沟道层包括均与所述填充层接触的第一接合表面和第二接合表面，并
且其中，所述第一接合表面和所述第二接合表面彼此间隔开。11.根据权利要求10所述的半导体装置，该半导体装置还包括：第一插置层，所述第一插置层设置在所述第一接合表面和所述第二接合表面之间。12.根据权利要求10所述的半导体装置，其中，所述填充层包括与所述第一接合表面接触的第一突起和与所述第二接合表面接触的第二突起，并且所述第一突起和所述第二突起彼此间隔开。13.根据权利要求12所述的半导体装置，该半导体装置还包括：第一插置层，所述第一插置层设置在所述第一接合表面和所述第二接合表面之间以及所述第一突起和所述第二突起之间。14.根据权利要求10所述的半导体装置，其中，所述第一接合表面和所述第二...
【专利技术属性】
技术研发人员：李东训，朴美性，张晶植，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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