半导体器件和包括其的数据存储系统技术方案

提供了一种半导体器件和一种包括其的数据存储系统。所述半导体器件包括：衬底；水平导电层，设置在所述衬底上；支撑层，设置在所述水平导电层上；堆叠结构，包括在垂直于所述支撑层的上表面的方向上彼此间隔开地堆叠的多个栅电极以及与所述多个栅电极交替地堆叠的多个层间绝缘层；沟道结构，穿过所述堆叠结构；分隔结构，穿过所述水平导电层、所述支撑层和所述堆叠结构并在第一方向上延伸；以及导电图案，设置在所述水平导电层与所述多个层间绝缘层中的最下面的层间绝缘层之间的水平高度上，并且从所述分隔结构的侧表面向所述分隔结构的外部突出。的外部突出。的外部突出。

【技术实现步骤摘要】
半导体器件和包括其的数据存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2020年10月8日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0130128的优先权，上述韩国专利申请的公开内容以引用的方式全部合并于本文中。


[0003]本公开涉及半导体器件和包括该半导体器件的数据存储系统。

技术介绍

[0004]在需要存储数据的电子系统中，需要能够存储大容量数据的半导体器件。因此，对增加半导体器件的数据存储容量的方法的研究正在进行中。例如，已经提出包括三维布置的存储单元而非二维布置的存储单元的半导体器件作为增加半导体器件的数据存储容量的方法。

技术实现思路

[0005]示例实施例提供了具有改善的可靠性的半导体器件。
[0006]示例实施例提供了一种包括具有改善的可靠性的半导体器件的数据存储系统。
[0007]根据一些示例实施例，半导体器件包括：外围电路结构，所述外围电路结构包括第一衬底和位于所述第一衬底上的电路元件；第二衬底，所述第二衬底设置在所述外围电路结构上；第一水平导电层，所述第一水平导电层设置在所述第二衬底上；第二水平导电层，所述第二水平导电层设置在所述第一水平导电层上；堆叠结构，所述堆叠结构包括在垂直于所述第二水平导电层的上表面的方向上彼此间隔开地堆叠的多个栅电极以及与所述多个栅电极交替地堆叠的多个层间绝缘层；沟道结构，所述沟道结构包括沟道层并穿过所述第一水平导电层、所述第二水平导电层和所述堆叠结构；以及分隔绝缘层，所述分隔绝缘层穿过所述第一水平导电层、所述第二水平导电层和所述堆叠结构并在第一方向上延伸。所述分隔绝缘层包括具有连续减小的宽度的第一部分以及穿过所述第一水平导电层和所述第二水平导电层并具有比所述第一部分的最小宽度大的宽度的第二部分。
[0008]根据一些示例实施例，半导体器件包括：衬底；水平导电层，所述水平导电层设置在所述衬底上；支撑层，所述支撑层设置在所述水平导电层上；堆叠结构，所述堆叠结构包括在垂直于所述支撑层的上表面的方向上彼此间隔开地堆叠的多个栅电极以及与所述多个栅电极交替地堆叠的多个层间绝缘层；沟道结构，所述沟道结构穿过所述堆叠结构；分隔结构，所述分隔结构穿过所述水平导电层、所述支撑层和所述堆叠结构并在第一方向上延伸；以及导电图案，所述导电图案设置在所述水平导电层与所述多个层间绝缘层中的最下面的层间绝缘层之间的水平高度上，并且从所述分隔结构的侧表面向所述分隔结构的外部突出。
[0009]根据一些示例实施例，数据存储系统包括半导体存储器件和控制器，所述半导体存储器件包括：第一衬底；位于所述第一衬底上的电路元件；设置在所述电路元件上的第二
衬底；设置在所述第二衬底上的水平导电层；设置在所述水平导电层上的支撑层；包括在垂直于所述支撑层的上表面的方向上彼此间隔开地堆叠的多个栅电极和与所述多个栅电极交替地堆叠的多个层间绝缘层的堆叠结构；穿过所述堆叠结构的沟道结构；穿过所述水平导电层、所述支撑层和所述堆叠结构并在第一方向上延伸的分隔结构；设置在所述水平导电层与所述多个层间绝缘层中的最下面的层间绝缘层之间的水平高度上并从所述分隔结构的侧表面向所述分隔结构的外部突出的导电图案；以及电连接至所述电路元件的输入/输出焊盘，所述控制器通过所述输入/输出焊盘电连接至所述半导体存储器件，并被配置为控制所述半导体存储器件。
附图说明
[0010]根据以下结合附图进行的详细描述，将更清楚地理解本公开的上述以及其他方面、特征和优点。
[0011]图1是根据示例实施例的半导体器件的示意性截面图。
[0012]图2是根据示例实施例的半导体器件的放大图。
[0013]图3是根据示例实施例的半导体器件的示意性截面图。
[0014]图4是根据示例实施例的半导体器件的局部放大图。
[0015]图5是根据示例实施例的半导体器件的示意性截面图。
[0016]图6是根据示例实施例的半导体器件的局部放大图。
[0017]图7是根据示例实施例的半导体器件的示意性截面图。
[0018]图8是根据示例实施例的半导体器件的示意性截面图。
[0019]图9是根据示例实施例的半导体器件的示意性截面图。
[0020]图10是根据示例实施例的半导体器件的示意性截面图。
[0021]图11A至图11I是示出根据示例实施例的制造半导体器件的方法的示意图。
[0022]图12A至图12F是示出根据示例实施例的制造半导体器件的方法的示意图。
[0023]图13是根据示例实施例的包括半导体器件的数据存储系统的示意图。
[0024]图14是根据一些示例实施例的包括半导体器件的数据存储系统的示意性透视图。
[0025]图15是根据一些示例实施例的半导体封装件的示意性截面图。
具体实施方式
[0026]在下文中，将参考附图描述示例实施例。
[0027]图1是根据示例实施例的半导体器件的示意性截面图。图2是根据示例实施例的半导体器件的放大图。图2是图1的区域“A”的放大图。
[0028]参考图1和图2，半导体器件100a可以包括外围电路结构PERI和存储单元结构CELL，外围电路结构PERI包括第一衬底201，存储单元结构CELL包括第二衬底101。存储单元结构CELL可以设置在外围电路结构PERI上方。相反，在一些其他示例实施例中，存储单元结构CELL可以设置在外围电路结构PERI下方。
[0029]外围电路结构PERI可以包括第一衬底201、位于第一衬底201中的源极/漏极区205和器件隔离层210以及设置在第一衬底201上的电路元件220、电路接触插塞270、电路互连线280和外围绝缘层290。
[0030]第一衬底201可以具有在X方向和Y方向上延伸的上表面。有源区可以由器件隔离层210限定在第一衬底201中。包括杂质的源极/漏极区205可以设置在有源区的一部分中。第一衬底201可以包括半导体材料，例如IV族半导体、III
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V族化合物半导体和/或II
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VI族化合物半导体。第一衬底201可以被提供为体晶片或外延层。
[0031]电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的相对侧设置在第一衬底201中。
[0032]外围绝缘层290可以设置在位于第一衬底201上的电路元件220上。电路接触插塞270可以穿过外围绝缘层290以连接至源极/漏极区205。电信号可以通过电路接触插塞270施加至电路元件220。在未示出的区域中，电路接触插塞270也可以连接至电路栅电极225。电路互连线280可以连接至电路接触插塞270，并且可以设置为多个层。
[0033]存储单元结构CELL可以包括第二衬底101、设置在第二衬底1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，所述半导体器件包括：外围电路结构，所述外围电路结构包括第一衬底和位于所述第一衬底上的电路元件；第二衬底，所述第二衬底位于所述外围电路结构上；第一水平导电层，所述第一水平导电层位于所述第二衬底上；第二水平导电层，所述第二水平导电层位于所述第一水平导电层上；堆叠结构，所述堆叠结构包括在垂直于所述第二水平导电层的上表面的方向上彼此间隔开地堆叠的多个栅电极以及与所述多个栅电极交替地堆叠的多个层间绝缘层；沟道结构，所述沟道结构包括沟道层并且穿过所述第一水平导电层、所述第二水平导电层和所述堆叠结构；以及分隔绝缘层，所述分隔绝缘层穿过所述第一水平导电层、所述第二水平导电层和所述堆叠结构并在第一方向上延伸，并且包括具有连续减小的宽度的第一部分以及穿过所述第一水平导电层和所述第二水平导电层并具有比所述第一部分的最小宽度大的宽度的第二部分。2.根据权利要求1所述的半导体器件，其中，所述分隔绝缘层的所述第二部分的至少一部分位于比所述第二水平导电层的最下表面高的水平高度上。3.根据权利要求1所述的半导体器件，所述半导体器件还包括：第三水平导电层，所述第三水平导电层位于所述第二水平导电层与所述堆叠结构之间。4.根据权利要求3所述的半导体器件，其中，所述第二水平导电层的侧表面比所述第三水平导电层的侧表面更远离所述分隔绝缘层的中心轴。5.根据权利要求3所述的半导体器件，所述半导体器件还包括：第一导电图案，所述第一导电图案与所述第二水平导电层的侧表面、所述第三水平导电层的下表面和所述分隔绝缘层接触。6.根据权利要求5所述的半导体器件，其中，所述第一导电图案包括关于所述分隔绝缘层的中心轴对称的成对的图案。7.根据权利要求1所述的半导体器件，其中，所述分隔绝缘层的所述第二部分的至少一部分位于比所述多个层间绝缘层中的最下面的层间绝缘层的下表面高的水平高度上。8.根据权利要求7所述的半导体器件，所述半导体器件还包括：第二导电图案，所述第二导电图案在所述第一部分与所述第二部分之间的边界上从所述分隔绝缘层的侧表面向所述多个层间绝缘层中的所述最下面的层间绝缘层的方向突出，并且与所述多个层间绝缘层中的所述最下面的层间绝缘层接触。9.根据权利要求1所述的半导体器件，其中，所述分隔绝缘层的所述第二部分包括具有在朝向所述第二衬底的方向上增加的宽度的区域和具有在朝向所述第二衬底的方向上减小的宽度的区域。10.根据权利要求1所述的半导体器件，其中，所述分隔绝缘层的最下表面位于比所述沟道结构的最下表面高的水平高度上。11.根据权利要求1所述的半导体器件，其中，所述分隔绝缘层的最下表面位于比所述第一水平导电层的下表面低的水平高度上。12.根据权利要求...

【专利技术属性】
技术研发人员：赵源锡，李瑟妃，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：