用于三维半导体器件的数据保护系统及其方法技术方案

公开一种用于处置错误命令的数据保护系统及数据保护方法。数据保护系统包括主器件以及从器件。主器件被配置成发送命令。从器件耦合到主器件。从器件被配置成从主器件接收命令。主器件包括主接口。从器件包括从接口。主接口与从接口通过一个或多个结合件和/或硅穿孔进行电连接且被配置成在主器件与从器件之间进行接口功能。错误命令代表具有奇偶性错误或其他错误的命令。从器件还被配置成接收错误命令且根据读取操作或写入操作对错误命令作出响应。响应。响应。

【技术实现步骤摘要】
用于三维半导体器件的数据保护系统及其方法


[0001]本公开涉及一种用于三维(three dimensional，3D)半导体器件的技术，且更具体来说，尤其涉及一种用于3D半导体器件的数据保护系统及数据保护方法。

技术介绍

[0002]近年来，已出现一种3D半导体技术。通过利用此技术，可将包括中央处理器(central processing unit，CPU)及存储器的各种半导体器件集成到单个芯片中。CPU与存储器的集成是通过将CPU与存储器垂直地内连来实行。将CPU与存储器垂直地内连的结构一般来说被称为3D集成电路(3D integrated circuit，3D IC)。通过实施3D IC，电子器件的大小变得紧凑且可相应地降低生产成本。另一方面，为了创建3D IC，需要对例如CPU与存储器之间的接口及对应的内连进行创建及调整。近来，已提出一些接口及对应的内连。然而，由于3D IC将CPU与存储器集成到一个系统中，因此CPU与存储器之间的数据通信变得更加复杂。另外，CPU与存储器之间收发的数据越多，收发的数据中出现错误的可能性越高。因此，能够区分良好数据与错误数据并进一步能够处置错误数据的系统及方法变得至关重要。然而，解决此问题的可靠系统及方法仍在开发中。

技术实现思路

[0003]本公开提供一种用于3D半导体器件的数据保护系统及数据保护方法。所述数据保护系统在主器件与从器件之间提供可靠的数据通信。
[0004]在实施例中，本公开提供一种用于处置错误命令的数据保护系统。所述数据保护系统包括主器件以及从器件。所述主器件被配置成发送命令。所述从器件耦合到所述主器件且被配置成从所述主器件接收所述命令。所述主器件包括主接口，所述从器件包括从接口，且所述主接口与所述从接口通过一个或多个结合件和/或硅穿孔(TSV)进行电连接且被配置成在所述主器件与所述从器件之间进行接口功能。所述错误命令代表具有奇偶性错误的所述命令。所述从器件还被配置成接收所述错误命令且根据读取操作或写入操作对所述错误命令作出响应。
[0005]在实施例中，本公开还提供一种用于处置错误命令的数据保护方法。主器件包括主接口，从器件包括从接口，且所述主接口与所述从接口通过一个或多个结合件和/或硅穿孔(TSV)进行电连接且被配置成在所述主器件与所述从器件之间进行接口。所述数据保护方法包括由主接口发送命令；以及由从接口从所述主器件接收所述命令。所述错误命令代表具有奇偶性错误的所述命令。根据读取操作或写入操作实行由所述从器件接收所述错误命令且对所述错误命令作出响应的操作。
[0006]为了使上述内容更易于理解，以下将详细阐述附图的若干实施例。
附图说明
[0007]包括附图是为了提供对本公开的进一步理解，并且将附图并入本说明书中且构成
本说明书的一部分。附图示出本公开的示例性实施例，且与说明一起用于阐释本公开的原理。
[0008]图1示意性地示出根据本公开实施例的包括主器件及从器件的数据保护系统的方块图；
[0009]图2示意性地示出根据本公开实施例的包括主器件及从器件的数据保护系统的方块图；
[0010]图3示意性地示出根据本公开实施例的包括主器件及多个从器件的数据保护系统的方块图；
[0011]图4示意性地示出根据本公开实施例的包括主芯片及从芯片的数据保护系统的设计图；
[0012]图5示意性地示出根据本公开实施例的包括主芯片及多个从芯片的数据保护系统的设计图；
[0013]图6示意性地示出根据本公开实施例的包括接口设备结构的实例的数据保护系统的3D图；
[0014]图7示意性地示出根据本公开实施例的包括主接口及多个从接口的接口设备的示意图；
[0015]图8示意性地示出根据本公开实施例的读取操作期间的包括主芯片及从芯片的接口设备的示意图；
[0016]图9示意性地示出根据本公开实施例的包括主接口及从接口的接口设备的结合件图；
[0017]图10示意性地示出根据本公开实施例的从接口的DDR配置的示意图；
[0018]图11示意性地示出根据本公开实施例的接口方法。
[0019]符号的说明
[0020]100、200、300、400、500、600：数据保护系统
[0021]101、111：接口设备
[0022]102、501-2：主界面
[0023]103、103-1-103-N、Glink-3D slaves：从界面
[0024]104、406、412、502-3、502-4、503-3：硅穿孔(TSV)
[0025]105：主器件
[0026]106：主器件
[0027]107、115：时钟产生器
[0028]108-1-108-M：中央处理器(CPU)
[0029]110、110-1-110-N：从器件
[0030]120、501-1：主芯片
[0031]130：从芯片
[0032]402：处理器芯片
[0033]404：处理器接口
[0034]408：内存芯片
[0035]410：内存接口
[0036]414、506：连接件
[0037]502-1：第一从芯片
[0038]502-2：第一从界面
[0039]503-1：第二从芯片
[0040]503-2：第二从界面
[0041]504：TSV连接件
[0042]700、800：示意图
[0043]702、703-1、703-2、703-3、710、712、712-1、712-2、714、804：触发器FF
[0044]704、716：DDR MUX
[0045]706-1、706-2、706-3：结合件
[0046]708-1、708-2、708-3：结合件
[0047]718、720：缓冲器
[0048]801：SRAM
[0049]802：逻辑单元
[0050]900：结合件图
[0051]S1102、S1104、S1106、S1108、S1110、S1112:步骤
[0052]S1114、S1116、S1118、S1120、S1122、S1124：步骤
[0053]address wr_data、CS、rx_data command、tx_data command、WR：命令
[0054]add_cnt[31:0]：地址数据块
[0055]add_cnt[63:32]：地址数据块
[0056]clk、clk_in、clk_out：时钟
[0057]CLK、C_LR、RDQS_R、RDQS_F、VDD、VSS：位
[0058]Glink-3D master：主界面
[0059]Glink-3D slaveK、Glink-3D slaveN：界面
[0060]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据保护系统，用于处置错误命令，其特征在于，包括：主器件，被配置成发送命令；以及从器件，耦合到所述主器件，被配置成从所述主器件接收所述命令，其中所述主器件包括主接口，所述从器件包括从接口，且所述主接口与所述从接口通过一个或多个结合件和/或硅穿孔(TSV)进行电连接且被配置成在所述主器件与所述从器件之间进行接口功能，所述错误命令代表具有奇偶性错误或其他错误的所述命令，所述从器件还被配置成接收所述错误命令且根据读取操作或写入操作对所述错误命令作出响应，在读取操作期间，所述从器件还被配置成根据从所述主器件接收的所述命令向所述主器件发送数据，所述命令具有比所述数据高的保护，所述从器件响应于由所述从器件接收的所述错误命令而向所述主器件发送故意的错误数据，所述数据及所述故意的错误数据包括一个或多个主数据及奇偶检验位，所述故意的错误数据是通过将所述数据的所述奇偶检验位反转而产生的。2.根据权利要求1所述的数据保护系统，其特征在于，还包括其他从器件，所述其他从器件以一对一的关系耦合到其他从接口，被配置成从所述主器件接收所述命令，其中所述其他从接口通过所述一个或多个结合件和/或所述硅穿孔电连接到所述主接口，其中所述其他从器件还被配置成接收所述错误命令且根据读取操作或写入操作对所述错误命令作出响应。3.根据权利要求2所述的数据保护系统，其特征在于，在读取操作期间，所述其他从器件还被配置成根据从所述主器件接收的所述命令向所述主器件发送其他数据，其中所述命令具有比所述其他数据高的保护，其中所述其他从器件响应于由所述其他从器件接收的所述错误命令而向所述主器件发送其他故意的错误数据，其中所述其他数据及所述其他故意的错误数据包括一个或多个主数据及奇偶检验位，其中所述其他故意的错误数据是通过将所述其他数据的所述奇偶检验位反转而产生的。4.根据权利要求3所述的数据保护系统，其特征在于，所述故意的错误数据/所述其他故意的错误数据是使用双倍数据速率配置进行发送。5.根据权利要求3所述的数据保护系统，其特征在于，所述主器件还被配置成从所述从器件接收错误数据或所述故意的错误数据，和/或被配置成从所述其他从器件接收其他错误数据或所述其他故意的错误数据，其中所述错误数据/所述其他错误数据的所述一个或多个主数据具有与所述数据/所述其他数据的所述一个或多个主数据不同的值，其中所述主器件通过报告读取操作的失败而以与所述错误数据/所述其他错误数据相同的方式处置所述故意的错误数据/所述其他故意的错误数据。6.根据权利要求3所述的数据保护系统，其特征在于，所述命令包括具有对应的地址数
据奇偶检验位的一个或多个地址数据、以及具有对应的读取命令及识别(ID)数据奇偶检验位的读取命令及识别数据，其中在具有对应的地址数据奇偶检验位的所述一个或多个地址数据和/或具有对应的读取命令及识别(ID)数据奇偶检验位的所述读取命令及识别数据中，所述命令与所述错误命令具有不同的值，其中响应于从所述主器件接收的所述错误命令，所述从器件/所述其他从器件不读取所述从器件/所述其他从器件的所述数据/所述其他数据，且所述从器件/所述其他从器件向所述主器件发送所述故意的错误数据/所述其他故意的错误数据。7.根据权利要求3所述的数据保护系统，其特征在于，所述主器件接收由所述从器件/所述其他从器件发送的所述故意的错误数据/所述其他故意的错误数据。8.根据权利要求3所述的数据保护系统，其特征在于，所述主器件还包括主器件中断及主错误计数器，所述从器件还包括从器件中断及从器件错误计数器，所述其他从器件还包括其他从器件中断及其他从器件错误计数器，其中响应于所述主器件接收到所述故意的错误数据/所述其他故意的错误数据，所述主器件设定所述主器件中断且递增所述主错误计数器，并且所述从器件/所述其他从器件设定所述从器件中断/所述其他从器件中断且递增所述从器件错误计数器/所述其他从器件错误计数器。9.根据权利要求2所述的数据保护系统，其特征在于，所述命令包括具有对应的写入数据奇偶检验位的一个或多个写入数据、具有对应的地址数据奇偶检验位的一个或多个地址数据、及具有对应的写入命令及标识(ID)数据奇偶检验位的写入命令及标识数据，其中在具有对应的写入数据奇偶检验位的所述一个或多个写入数据、和/或具有对应的地址数据奇偶检验位的所述一个或多个地址数据、和/或具有对应的写入命令及标识(ID)数据奇偶检验位的所述写入命令及标识数据中，所述命令与所述错误命令具有不同的值，其中，在写入操作期间，响应于从所述主器件接收的所述错误命令，所述从器件/所述其他从器件不执行所述错误命令，以防止所述一个或多个写入数据被写入到所述从器件/所述其他从器件。10.根据权利要求9所述的数据保护系统，其特征在于，所述从器件/所述其他从器件还包括从器件中断/其他从器件中断以及从器件错误计数器/其他从器件错误计数器，其中响应于所述从器件/所述其他从器件不执行所述错误命令，所述从器件/所述其他从器件丢弃所述错误命令、设定所述从器件中断/所述其他从器件中断、且递增所述从器件错误计数器/所述其...

【专利技术属性】
技术研发人员：毅格艾尔卡诺维奇，阿姆农帕纳斯，喻珮，叶力垦，方勇胜，林圣伟，黄智强，谭竞豪，陈卿芳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：