半导体存储器装置和半导体存储器装置的制造方法制造方法及图纸

本申请公开了半导体存储器装置和半导体存储器装置的制造方法。一种半导体装置包括：在第一方向以及与第一方向交叉的第二方向上延伸的基板；设置在基板的一侧的多个输入/输出焊盘；在第一方向上与输入/输出焊盘相邻的第一电路；第二电路，其被设置为比第一电路在第一方向上与输入/输出焊盘间隔开更远；与第一电路交叠的第一存储器单元阵列；与第二电路交叠的第二存储器单元阵列；与第一存储器单元阵列交叠并且在第二方向上彼此间隔开的多个第一金属源极图案；以及与第二存储器单元阵列交叠并且在第二方向上宽度比各个第一金属源极图案的宽度宽的第二金属源极图案。极图案的宽度宽的第二金属源极图案。极图案的宽度宽的第二金属源极图案。

【技术实现步骤摘要】
半导体存储器装置和半导体存储器装置的制造方法


[0001]本公开总体上可涉及半导体存储器装置和半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和三维半导体存储器装置的制造方法。

技术介绍

[0002]半导体存储器装置包括能够存储数据的存储器单元。三维半导体存储器装置包括三维布置的存储器单元，以使得基板的每单位面积存储器单元所占据的面积可减小。
[0003]在三维半导体存储器装置中，由于各种原因，用于控制存储器单元的操作的线的布置自由度可能受到限制。

技术实现思路

[0004]在本公开的实施方式中，一种半导体存储器装置包括：在第一方向以及与第一方向交叉的第二方向上延伸的基板；设置在基板的一侧的多个输入/输出焊盘；在第一方向上与输入/输出焊盘相邻的第一电路；第二电路，其被设置为在第一方向上比第一电路与输入/输出焊盘间隔开更远；与第一电路交叠的第一存储器单元阵列；与第二电路交叠的第二存储器单元阵列；与第一存储器单元阵列交叠的多个第一金属源极图案，其中，多个第一金属源极图案在第二方向上彼此间隔开；以及与第二存储器单元阵列交叠的第二金属源极图案，其中，在第二方向上，第二金属源极图案的宽度比各个第一金属源极图案的宽度宽。
[0005]在本公开的实施方式中，一种半导体存储器装置包括：位线；与位线交叠的公共源极线；栅极层叠结构，其包括在位线与公共源极线之间交替地层叠的多个层间绝缘层和多个导电图案；沟道结构，该沟道结构穿透栅极层叠结构，其中，该沟道结构延伸以与公共源极线直接接触；以及存储器图案，该存储器图案设置在沟道结构与栅极层叠结构之间，其中，公共源极线包括电阻率低于硅的电阻率并且与沟道结构直接接触的导电材料。
[0006]在本公开的实施方式中，一种制造半导体存储器装置的方法包括以下步骤：在牺牲基板上形成存储器单元阵列，其中，该存储器单元阵列包括在牺牲基板上交替地层叠的多个层间绝缘层和多个导电图案、穿透层间绝缘层和导电图案的沟道结构以及沿着沟道结构的表面延伸的存储器层；去除牺牲基板以暴露存储器层；去除存储器层的一部分以暴露沟道结构的第一端部；以及在450℃或更低的温度下形成公共源极线，其中，该公共源极线与沟道结构的第一端部直接接触并且延伸以与存储器单元阵列交叠。
附图说明
[0007]现在将参照附图更充分地描述示例实施方式；然而，其可按不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开对于本领域技术人员将成为可能。
[0008]在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。贯穿
附图，相似的标号表示相似的元件。
[0009]图1是示出根据本公开的实施方式的半导体存储器装置的框图。
[0010]图2示出根据本公开的实施方式的被第一存储器单元阵列和第二存储器单元阵列交叠的基板。
[0011]图3是示出根据本公开的实施方式的单元串的电路图。
[0012]图4是示出根据本公开的实施方式的存储器单元阵列的立体图。
[0013]图5示出根据本公开的实施方式的上线层的布局。
[0014]图6A是沿着图5所示的线A
‑
A
’
截取的半导体存储器装置的截面图，图6B是沿着图5所示的线B
‑
B
’
截取的半导体存储器装置的截面图。
[0015]图7示出根据本公开的实施方式的沟道层和存储器图案的放大横截面。
[0016]图8A和图8B示出根据本公开的实施方式的电路组的布置方式。
[0017]图9是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。
[0018]图10A至图10D是示出图9所示的步骤ST1的实施方式的截面图。
[0019]图11A和图11B是示出图9所示的步骤ST11和ST13的实施方式的截面图。
[0020]图12A和图12B是示出图9所示的步骤ST15的实施方式的截面图。
[0021]图13是示出图9所示的步骤ST17和ST19的实施方式的截面图。
[0022]图14是示出根据本公开的实施方式的存储器系统的配置的框图。
[0023]图15是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
[0024]为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不应被解释为限于本文中所阐述的特定实施方式。
[0025]以下，术语“第一”和“第二”用于将一个组件与另一组件相区分，而非用于暗示组件的序列的特定编号。术语可用于描述各种组件，但是组件不受这些术语限制。
[0026]实施方式提供了一种半导体存储器装置和半导体存储器装置的制造方法，其可改进线的布置自由度。
[0027]图1是示出根据本公开的实施方式的半导体存储器装置10的框图。
[0028]参照图1，半导体存储器装置10可形成为多平面结构，其包括各自的操作可被同时控制的两个或更多个平面。在实施方式中，半导体存储器装置10可包括：第一存储器单元阵列50A，其被包括在第一平面中；第二存储器单元阵列50B，其被包括在第二平面中；以及电路组15，其被配置为控制第一存储器单元阵列50A和第二存储器单元阵列50B的各种操作。为了描述方便，图1举例说明了2平面结构，但是本公开不限于此。其它实施方式可包括不止两个平面。
[0029]第一存储器单元阵列50A和第二存储器单元阵列50B中的每一个可包括多个存储块。存储块可包括多个单元串。各个单元串可包括串联连接的多个存储器单元。各个存储器单元可存储一比特数据或者两比特或更多比特的多比特数据。存储器单元可以是非易失性存储器单元。在实施方式中，存储器单元可以是NAND闪存单元。
[0030]第一存储器单元阵列50A可通过多条第一局部线RL[A]、第一公共源极线CSL[A]和多条第一位线BL[A]来访问。第二存储器单元阵列50B可通过多条第二局部线RL[B]、第二公共源极线CSL[B]和多条第二位线BL[B]来访问。
[0031]电路组15可包括第一行解码器30A、第一页缓冲器40A、第二行解码器30B、第二页缓冲器40B和外围电路20。
[0032]第一存储器单元阵列50A可通过多条第一局部线RL[A]连接到第一行解码器30A，通过多条第一位线BL[A]连接到第一页缓冲器40A，并且通过第一公共源极线CSL[A]连接到外围电路20。第二存储器单元阵列50B可通过多条第二局部线RL[B]连接到第二行解码器30B，通过多条第二位线BL[B]连接到第二页40B，并且通过第二公共源极线CSL[B]连接到外围电路20。
[0033]外围电路20可从在半导体存储器装置10外部的外部装置接收命令信号C本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：基板，该基板在第一方向以及与所述第一方向交叉的第二方向上延伸；多个输入/输出焊盘，所述多个输入/输出焊盘设置在所述基板的一侧；第一电路，该第一电路在所述第一方向上与所述输入/输出焊盘相邻；第二电路，该第二电路被设置为比所述第一电路在所述第一方向上与所述输入/输出焊盘间隔开更远；第一存储器单元阵列，该第一存储器单元阵列与所述第一电路交叠；第二存储器单元阵列，该第二存储器单元阵列与所述第二电路交叠；多个第一金属源极图案，所述多个第一金属源极图案与所述第一存储器单元阵列交叠，其中，所述多个第一金属源极图案在所述第二方向上彼此间隔开；以及第二金属源极图案，该第二金属源极图案与所述第二存储器单元阵列交叠，其中，在所述第二方向上，所述第二金属源极图案的宽度比各个所述第一金属源极图案的宽度宽。2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括在所述多个第一金属源极图案之间与所述第一存储器单元阵列交叠的传输线，其中，所述传输线被配置为传输内部电源电压或内部接地电压。3.根据权利要求2所述的半导体存储器装置，其中，所述第一金属源极图案、所述第二金属源极图案和所述传输线在平行于所述基板的平面上彼此间隔开。4.根据权利要求2所述的半导体存储器装置，其中，所述第一金属源极图案、所述第二金属源极图案和所述传输线包括铝。5.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：设置在所述第一存储器单元阵列与所述第一电路之间的位线，其中，该位线连接到所述第一存储器单元阵列；以及设置在所述第一存储器单元阵列与所述第一金属源极图案之间的公共源极线，其中，该公共源极线连接到所述第一存储器单元阵列。6.根据权利要求5所述的半导体存储器装置，其中，所述公共源极线共同连接到所述多个第一金属源极图案。7.根据权利要求5所述的半导体存储器装置，其中，所述第一存储器单元阵列包括：栅极层叠结构，该栅极层叠结构包括在所述位线与所述公共源极线之间交替地层叠的多个层间绝缘层和多个导电图案；沟道结构，该沟道结构穿透所述栅极层叠结构，其中，该沟道结构延伸以与所述公共源极线直接接触；以及存储器图案，该存储器图案设置在所述沟道结构与所述栅极层叠结构之间。8.根据权利要求7所述的半导体存储器装置，其中，所述公共源极线包括与所述沟道结构直接接触的硅化物层。9.根据权利要求7所述的半导体存储器装置，其中，所述公共源极线包括与所述沟道结构直接接触的硅化钨或硅化镍。10.根据权利要求7所述的半导体存储器装置，其中，所述沟道结构包括延伸到所述公共源极线中的端部。11.根据权利要求7所述的半导体存储器装置，该半导体存储器装置还包括：
传输线，该传输线包括与所述输入/输出焊盘相邻的端部，其中，该传输线从所述端部在所述第一方向上延伸以与所述第一存储器单元阵列交叠；公共源极线水平的焊盘，所述公共源极线水平的焊盘设置在所述传输线与所述基板之间；位线水平的焊盘，所述位线水平的焊盘设置在所述公共源极线水平的焊盘与所述基板之间；第一接触插塞，该第一接触插塞设置在所述第一存储器单元阵列与所述第二存储器单元阵列之间，其中，该第一接触插塞从所述位线水平的焊盘朝着所述公共源极线水平的焊盘延伸；以及第二接触插塞，该第二接触插塞从所述公共源极线水平的焊盘朝着所述传输线延伸。12.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括在所述位线水平的焊盘与所述公共源极线水平的焊盘之间交替地层叠的多个第一虚设层间绝缘层和多个第二虚设层间绝缘层，其中，所述第一虚设层间绝缘层和所述第二虚设层间绝缘层围绕所述第一接触插塞。13.根据权利要求11所述的半导体存储器装置，该半导体存储器装置包括：第一互连结构，该第一互连结构连接到所述位线水平的焊盘，该第一互连结构设置在所述位线水平的焊盘与所述基板之间；第二互连结构，该第二互连结构设置在所述第一互连结构与所述基板之间；结区域，该结区域限定在所述基板的连接到所述第二互连结构的部分区域中，其中，该结区域包括n型杂质或...

【专利技术属性】
技术研发人员：李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：