一种基于RISC-V的视觉控制异构soc芯片架构制造技术

本发明专利技术揭示了一种基于RISC

【技术实现步骤摘要】
一种基于RISC
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V的视觉控制异构soc芯片架构


[0001]本专利技术涉及一种系统级芯片架构设计，尤其涉及一种集合机器视觉处理、与上位机通信、控制外设等功能的芯片架构。

技术介绍

[0002]物联网是机器视觉新一代信息技术的重要组成部分。顾名思义，物联网就是物物相连的互联网，其实现方式主要是通过各种信息传感设备，实时采集任何需要监控、连接、互动的物体或过程等各种需要的信息，与互联网结合形成的一个巨大网络。其目的是实现物与物、物与人，所有的物品与网络的连接，方便识别、管理和控制。权威机构预测，到2020年，世界上物物互联的业务，跟人与人通信的业务相比，将达到30:1，因此，物联网被称为是下一个万亿级的通信业务，所有的迹象都表明，世界已经开始进入物联网时代。
[0003]而作为物联网应用基础，相关成品设备均需要大量、各种规模的芯片组合相连，以实现各种传感器采集信息处理、机器视觉处理、上位机通信及各种高低速外设控制等功能。随着功能开发的飞速提升和设备产品的轻型化要求，尤其是各类无人机、扫地机器人等方面，对全功能复合的系统级芯片的需求越来越迫切，也正处于热火朝天的开发进程中。

技术实现思路

[0004]本专利技术的目的是提供一种基于RISC
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V的视觉控制异构soc芯片架构，以实现单芯片的多功能复合并提升工作频率。
[0005]本专利技术的目的将通过以下技术方案得以实现：一种基于RISC
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V的视觉控制异构soc芯片架构，其特征在于包括一体集成且通过总线互联的核心处理器，数字信号处理单元，接口电路及复位时钟控制模块，其中所述核心处理器采用RISC
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V架构的4核CPU，具有模块化的组织形式及少于百条的指令，所述数字信号处理单元设有至少一个64位的双核DSP，所述接口电路按功能分类为通信电路、下位机控制电路、存储控制电路，分别与外设相连并进行数据存储、外设控制。
[0006]进一步地，所述数字信号处理单元设有两个64位的双核DSP，并通过总线组装构成一个可选并行处理和流水线处理的DSP阵列。
[0007]进一步地，所述总线由AXI总线、AXI/APB bridge和APB总线组成，其中AXI总线用于控制及协调各模块间的通信，APB总线用于各控制接口电路运行，而AXI/APB bridge用于转接两部分总线信号交互，且在总线询问机制中增设分级轮询机制，以设定为相对高优先级的主机优先访问总线，同优先级的主机公平轮询访问总线。
[0008]进一步地，所述接口电路中，高速接口电路由RGMII接口、USB3.0接口、PCle3.0接口和DDR Controller接口组成，其中RGMII接口连接并与上位机通信，USB3.0接口连接并与Wifi模块通信，PCle3.0接口连接并与高速的外设通信，DDR Controller接口连接并与内存DDR4通信。
[0009]进一步地，所述接口电路中，低速接口电路由Quad SPI接口、NF Controller接口、
GPIO接口、SDIO接口、USART接口、SPI接口、I2C接口、I2S接口和Timer接口组成，其中Quad SPI接口连接并与nor flash通信，NF Controller接口连接并与nand flash通信，而GPIO接口、SDIO接口、USART接口、SPI接口、I2C接口、I2S接口连接并与低速的外设通信，Timer接口连接并与电机通信。
[0010]进一步地，所述复位时钟控制模块通过总线接入核心处理器，且通过核心处理器配置分设功能用于时钟生成、复位控制和定时器。
[0011]本专利技术技术方案的优点主要体现在：该soc芯片架构充分利用了CPU架构精巧、指令简洁的优势，并通过构建DSP阵列，提升了机器视觉算法上的灵活性，增加了处理速度，芯片工作频率可达600MHz；并且利用总线连接布局各模块并分级轮询，能提升通信时效性并避免总线被异常占用，同时通过CPU配置RCC优化模块运行，降低了soc芯片整体的功耗。
附图说明
[0012]图1是本专利技术基于RISC
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V的视觉控制异构soc芯片的总体架构示意图。
[0013]图2是本专利技术该芯片架构的系统数据流向示意图。
[0014]具体的实施方式本专利技术的目的、优点和特点，将通过下面优选实施例的非限制性说明进行图示和解释。这些实施例仅是应用本专利技术技术方案的典型范例，凡采取等同替换或者等效变换而形成的技术方案，均落在本专利技术要求保护的范围之内。
[0015]为顺应物联网发展对机器视觉、上位机通信、控制外设等功能需求，本专利技术提供了一种基于RISC
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V的视觉控制异构soc芯片架构，以实现单芯片的多功能复合并提升工作频率。
[0016]如图1所示，本专利技术该基于RISC
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V的视觉控制异构soc芯片的总体架构的概述特征为：其主要包括一体集成且通过总线互联的核心处理器（英文简称CPU），数字信号处理单元，接口电路及复位时钟控制模块（英文简称RCC）五部分，其中核心处理器采用RISC
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V架构的4核CPU，RISC
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V架构将不同的部分以模块化的方式组织在一起，并通过一套统一的架构来满足各种不同的应用场景，受益于短小精悍的架构以及模块化的特性，RISC
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V架构的指令数目非常的简洁。基本的RISC
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V指令数目仅有40多条，加上其它的模块化扩展指令总共也不过百条。模块化与指令数目少等特点使得RISC
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V架构的CPU在IOT领域占据绝对优势。
[0017]其中数字信号处理单元设有至少一个64位的双核数字自信号处理器（英文简称DSP），本身可编程、计算能力强、算法处理灵活，主要用于图像处理系统及执行。而其中接口电路按功能分类为通信电路、下位机控制电路、存储控制电路，分别与外设相连并进行数据存储、外设控制。可见，该视觉控制异构soc芯片架构，利用CPU、DSP和接口电路以总线互联，能实现将机器视觉信息 接收、处理和对外通信控制集合为一体，满足相关领域的设备开发之需。
[0018]作为图示的优选实施例，上述数字信号处理单元设有两个64位的双核DSP，并通过总线组装构成一个可选并行处理和流水线处理的DSP阵列。通过CPU的配置可以实现最优化图像信息的并行处理和流水线处理，提升了算法上的灵活性，大大增加了处理速度。
[0019]从更进一步细化特征来看，上述总线由AXI总线、AXI/APB bridge和APB总线组成，其中AXI总线用于控制及协调各模块间的通信，APB总线用于各控制接口电路运行，而AXI/
APB bridge用于转接两部分总线信号交互。
[0020]上述接口电路中，高速接口电路由RGMII接口、USB3.0接口、PCle3.0接口和DDR Controller接口组成，其中RGMII接口连接并与上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于RISC
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V的视觉控制异构soc芯片架构，其特征在于包括一体集成且通过总线互联的核心处理器，数字信号处理单元，接口电路及复位时钟控制模块，其中所述核心处理器采用RISC
‑
V架构的4核CPU，具有模块化的组织形式及少于百条的指令，所述数字信号处理单元设有至少一个64位的双核DSP，所述接口电路按功能分类为通信电路、下位机控制电路、存储控制电路，分别与外设相连并进行数据存储、外设控制。2.根据权利要求1所述基于RISC
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V的视觉控制异构soc芯片架构，其特征在于：所述数字信号处理单元设有两个64位的双核DSP，并通过总线组装构成一个可选并行处理和流水线处理的DSP阵列。3.根据权利要求1所述基于RISC
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V的视觉控制异构soc芯片架构，其特征在于：所述总线由AXI总线、AXI/APB bridge和APB总线组成，其中AXI总线用于控制及协调各模块间的通信，APB总线用于各控制接口电路运行，而AXI/APB bridge用于转接两部分总线信号交互，且在总线询问机制中增设分级轮询机制，以设定为相对高优先级的主机优先访问总线，同优先级的主机公平轮询访问总线。4.根据权利要求1所述基于RISC
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【专利技术属性】
技术研发人员：徐枝蕃，
申请(专利权)人：苏州洪芯集成电路有限公司，
类型：发明
国别省市：