一种具有高抗静电能力的晶体管芯片结构制造技术

本发明专利技术公开了一种具有高抗静电能力的晶体管芯片结构，包括两个MOS结构和一个电容结构，两个MOS结构均包括衬底层、第一导电层、重掺杂第一导电层、第二导电层、绝缘层、多晶硅层、氮化硅绝缘层、PSG层和金属电极层，两个MOS结构其中第一级MOS结构的源极或漏极作为第二级MOS结构的栅极，第一个MOS的栅极与公共的接地电极之间设置一个并联的二极管，且并联的二极管一端连接第一个MOS结构的栅电极，另一端连接接地电极，通过在传统2T1C驱动芯片中反向并联一个二极管，使驱动芯片在加工及转移过程中能够更好的耐受静电的冲击，提高显示单元的成品率，改善显示效果，充分利用MOS结构空间，工艺流程及制作过程和原MOS制作完全一致，不会导致成本增加，具有明显优势。具有明显优势。具有明显优势。

【技术实现步骤摘要】
一种具有高抗静电能力的晶体管芯片结构


[0001]本专利技术属于半导体芯片
，具体涉及一种具有高抗静电能力的晶体管芯片结构。

技术介绍

[0002]目前LCD、OLED等显示领域已经广泛使用2T1C等电路作为驱动来控制像素的亮暗从而实现图像显示，但是常规的2T1C等电路没有进行抗静电防护设计，在芯片操作及使用过程中容易受到静电的损伤导致芯片失效，尤其是在Mini LED、Micro LED显示等领域，产品制作过程中需要将大量的驱动芯片转移到基板上，驱动芯片抗静电能力较低将会直接影响成品良率并导致产品失效。

技术实现思路

[0003]针对现有技术存在的不足，本专利技术目的是提供一种具有高抗静电能力的晶体管芯片结构，解决了常规的2T1C等电路没有进行抗静电防护设计，在芯片操作及使用过程中容易受到静电的损伤导致芯片失效，尤其是在Mini LED、Micro LED显示等领域，产品制作过程中需要将大量的驱动芯片转移到基板上，驱动芯片抗静电能力较低将会直接影响成品良率并导致产品失效的问题。
[0004]为实现上述目的，本专利技术提供如下技术方案(以N型衬底的NMOS为例)：一种具有高抗静电能力的晶体管芯片结构，包括两个MOS结构和一个电容结构，两个所述MOS结构均包括衬底层、第一导电层、重掺杂第一导电层、第二导电层、绝缘层、多晶硅层、氮化硅绝缘层、PSG层和金属电极层，两个所述MOS结构其中第一级MOS结构的源极或漏极作为第二级MOS结构的栅极，所述第一个MOS的栅极与公共的接地电极之间设置一个并联的二极管，且并联的二极管一端连接第一个MOS结构的栅电极，另一端连接接地电极。
[0005]优选的，所述第一导电层、重掺杂第一导电层和第二导电层以高温多晶硅或者单晶硅材料作为主体材料来进行制备，且衬底材料可以是导电材料，此时的第一导电层半导体的导电性质与衬底相反；另外衬底材料也可以是绝缘材料，此时第一导电层可以是N型或P型半导体；所述第二导电层的载流子浓度为5
×
10
18
～5
×
10
19
cm
‑3，所述重掺杂第一导电层的杂质离子浓度为5
×
10
18
～2
×
10
20
cm
‑3。
[0006]优选的，所述二极管布置在MOS结构栅极和公共接地电极之间的区域。
[0007]优选的，所述二极管第一电极为公共端接地电极，且与二极管第一电极相连的半导体层的掺杂类型与MOS结构的源漏区域的半导体层掺杂类型相反，可以采用离子注入或原位掺杂等工艺制作。
[0008]优选的，所述二极管另一端电极与第一级MOS结构(即扫描晶体管)的栅电极连接，与其相连的半导体层的导电性质与MOS结构的源漏层半导体的导电性质相同，与二极管第一电极相连的半导体层构成pn结。
[0009]与现有技术相比，本专利技术的有益效果是：
[0010]本专利技术通过在传统2T1C驱动芯片中反向并联一个二极管，使驱动芯片在加工及转移过程中能够更好的耐受静电的冲击，提高显示单元的成品率，改善显示效果；同时本专利技术提出的结构及方法，充分利用MOS结构空间，工艺流程及制作过程和原MOS制作完全一致，不会导致成本增加，具有明显优势。
附图说明：
[0011]图1为本专利技术的N型衬底的NMOS结构剖面示意图；
[0012]图2为本专利技术的电路的结构原理示意图。
[0013]图中：1、衬底层；2、第一导电层；3、重掺杂第一导电层；4、第二导电层；5、绝缘层；6、多晶硅层；7、氮化硅绝缘层；8、PSG层；9、金属电极层。
具体实施方式
[0014]下面将结合本专利技术实施方案中的附图，对本专利技术实施方案中的技术方案进行清楚、完整地描述，显然，所描述的实施方案仅仅是本专利技术一部分实施方案，而不是全部的实施方案。基于本专利技术中的实施方案，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方案，都属于本专利技术保护的范围。
[0015]如图1
‑
图2所示，一种具有高抗静电能力的晶体管芯片结构，包括两个MOS结构和一个电容结构，两个MOS结构均包括衬底层1、第一导电层2、重掺杂第一导电层3、第二导电层4、绝缘层5、多晶硅层6、氮化硅绝缘层7、PSG层8和金属电极层9，两个MOS结构其中第一级MOS结构的源极或漏极作为第二级MOS结构的栅极，第一个MOS的栅极与公共的接地电极之间设置一个并联的二极管，且并联的二极管一端连接第一个MOS结构的栅电极，另一端连接接地电极，第一导电层2、重掺杂第一导电层3和第二导电层4以高温多晶硅或者单晶硅材料作为主体材料来进行制备，且衬底材料可以是导电材料，此时的第一导电层半导体的导电性质与衬底相反；另外衬底材料也可以是绝缘材料，此时第一导电层2可以是N型或P型半导体；第二导电层4的载流子浓度为5
×
10
18
～5
×
10
19
cm
‑3，重掺杂第一导电层3的杂质离子浓度为5
×
10
18
～2
×
10
20
cm
‑3，二极管布置在MOS结构栅极和公共接地电极之间的区域，二极管第一电极为公共端接地电极，且与二极管第一电极相连的半导体层的掺杂类型与MOS结构的源漏区域的半导体层掺杂类型相反，可以采用离子注入或原位掺杂等工艺制作，二极管另一端电极与第一级MOS结构即扫描晶体管的栅电极连接，与其相连的半导体层的导电性质与MOS结构的源漏层半导体的导电性质相同，与二极管第一电极相连的半导体层构成pn结，该半导体层可以和源漏掺杂工艺同步制作，调节该半导体层与上述的半导体层之间的空间距离，可以调整该二极管的抗静电能力及耐压性质，确保该二极管可以根据此结构的工作条件保证正常工作对MOS结构进行保护。
[0016]上述技术方案的工作原理如下：
[0017]本专利技术通过在传统2T1C驱动芯片中反向并联一个二极管，使驱动芯片在加工及转移过程中能够更好的耐受静电的冲击，提高显示单元的成品率，改善显示效果；同时本专利技术提出的结构及方法，充分利用MOS结构空间，工艺流程及制作过程和原MOS制作完全一致，不会导致成本增加，具有明显优势。
[0018]本专利技术的工作原理及使用流程：对MOS结构进行制作，首先在衬底层1上进行第一
导电层2注入，然后制作场氧，并进行光刻及刻蚀，其次光刻重掺杂第一导电层3，并进行离子注入，之后进行光刻电容区，第二导电层4N型离子注入，然后多晶硅层6制作，多晶硅6沉积，刻蚀，最后进行PSG层8、通孔蚀刻，金属沉积形成金属电极层9便于电学连接，通过在传统2T1C驱动芯片中反向并联一个二极管，使驱动芯片在加工及转移过程中能够更好的耐受静电的冲击，提高显示单元的成品率，改善显示效果；同时本专利技术提出的结构及方法，充分利用MOS结构空间，工艺流程及制作过程和原本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有高抗静电能力的晶体管芯片结构，包括两个MOS结构和一个电容结构，其特征在于：两个所述MOS结构均包括衬底层(1)、第一导电层(2)、重掺杂第一导电层(3)、第二导电层(4)、绝缘层(5)、多晶硅层(6)、氮化硅绝缘层(7)、PSG层(8)和金属电极层(9)，两个所述MOS结构其中第一级MOS结构的源极或漏极作为第二级MOS结构的栅极，所述第一个MOS的栅极与公共的接地电极之间设置一个并联的二极管，且并联的二极管一端连接第一个MOS结构的栅电极，另一端连接接地电极。2.根据权利要求1所述的一种具有高抗静电能力的晶体管芯片结构，其特征在于：所述第一导电层(2)、重掺杂第一导电层(3)和第二导电层(4)以高温多晶硅或者单晶硅材料作为主体材料来进行制备，且衬底材料可以是导电材料，此时的第一导电层半导体的导电性质与衬底相反；另外衬底材料也可以是绝缘材料，此时第一导电层(2)可以是N型或P型半导体；所述第二导电层(4)的载流子浓度为5
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10
18
～5

【专利技术属性】
技术研发人员：李鸿渐，李志聪，李忠，
申请(专利权)人：南京阿吉必信息科技有限公司，
类型：发明
国别省市：