一种PD-SOI集成电路工艺下的新型ESD防护装置制造方法及图纸

本发明专利技术涉及半导体技术领域中的集成电路ESD防护可靠性的设计，具体为针对一种PD

【技术实现步骤摘要】
一种PD
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SOI集成电路工艺下的新型ESD防护装置


[0001]本专利技术涉及半导体
中的集成电路ESD防护可靠性的设计，具体为针对一种PD
‑
SOI集成电路工艺下的新型ESD防护装置。

技术介绍

[0002]随着集成电路功耗、性能的不断发展，SOI(Silicon on Insolution)技术具有极低的寄生电容，同时提供动态电压调节功能，在低压低功耗、存储器、射频、大规模SoC和抗辐照等应用上具有明显优势，在物联网、消费电子、移动互联网和航天等领域具有巨大的实际应用价值。在日益进步SOI技术应用过程中，静电可靠性问题是一个巨大的挑战。相较于体硅技术，SOI结构在散热困难和热分布不平均方面存在明显的劣势。同时由于采用了全耗尽硅膜、高k金属栅等复杂结构，导致在SOI中传统ESD防护手段效果快速恶劣，ESD防护能力大幅度下滑，静电设计复杂性大大增加。
[0003]PD
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SOI(Partially Depleted SOI)相对于(Fully Depleted SOI)FD
‑
SOI工艺具有更厚的硅膜，具有有效的源漏注入底面，可以形成可控硅或者类可控硅的单元结构作为ESD防护装置。可控硅具有良好的泄放电流能力，但是其也有如下缺陷：其一，维持电压过小，一旦受到ESD冲击轻则ESD防护装置开启便无法关闭，重则闩锁烧毁；其二，开启电压大，一旦ESD防护装置的开启电压超过了被保护单元的损伤电压，被保护单元将在ESD防护装置开启之前已经烧毁。在28nm以下的先进制程中，限制开启电压和维持电压的ESD设计窗口已经被极大地缩小，传统的方法越来越难以满足先进制程下ESD防护的需求。

技术实现思路

[0004]针对
技术介绍
中提到的问题，本专利技术的目的是提供一种PD
‑
SOI集成电路工艺下的新型ESD防护装置，在PD
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SOI集成电路工艺下通过适当掺杂和结构设计形成侧边附加结构，该侧边附加结构在与径向垂直的侧向方向上，从而为传统的PNPN可控硅结构提供了额外的嵌入式寄生机构，构成新型ESD防护装置。
[0005]本专利技术的上述技术目的是通过以下技术方案得以实现的：一种PD
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SOI集成电路工艺下的新型ESD防护装置，包含半导体基底一、半导体基底二、绝缘体介质一、绝缘体介质二、绝缘体上半导体基质一、绝缘体上半导体基质二、绝缘体上半导体基质上的多晶硅一和多晶硅二；所述多晶硅一根据方向不同分为径向多晶硅和侧边多晶硅，径向多晶硅和侧边多晶硅电连接，侧边多晶硅在一侧收窄，宽处与窄处有倒角；所述半导体基底一和半导体基底二可以为硅基底；绝缘体介质一和绝缘体介质二可以为SiO2绝缘体，绝缘体上半导体基质一、绝缘体上半导体基质二为有源区，厚度与被保护电路的标准器件硅膜厚度，
[0006]通过参杂可形成第一半导体类型，所述第一半导体类型可以为绝缘体上半导体基质一、绝缘体上半导体基质二的底掺杂，或为扩散形成的阱区掺；
[0007]通过参杂可形成第二半导体类型，所述第二半导体类型可以为阱区掺杂；第一半导体类型重掺杂一、第一半导体类型重掺杂二和第一半导体类型重掺杂三与第二半导体类
型重掺杂一、第二半导体类型重参杂二的掺杂浓度远高于第一半导体类型中掺杂和第二半导体类型中掺杂，与金属或者金属硅化物引出形成无肖特基势垒的欧姆接触，同时亦为寄生ESD泄放机构的电极。
[0008]作为优选，所述第一半导体类型重掺杂一、第一半导体类型重掺杂二和第一半导体类型重掺杂三与第二半导体类型重掺杂一、第二半导体类型重参杂二可为多晶硅一的自对准形成。
[0009]作为优选，所述第一半导体类型重掺杂一、第一半导体类型重掺杂二和第一半导体类型重掺杂三与第二半导体类型重掺杂一、第二半导体类型重参杂二可由多晶硅一图形转移构成；并通过倒角的图形转移，形成第一半导体类型重掺杂三的宽处与窄处的倒角。
[0010]作为优选，主方向上第一半导体类型重掺杂一、第二半导体类型的掺杂和第一半导体类型中的掺杂构成寄生PNP
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BJT一，主方向上第二半导体类型的掺杂、第一半导体类型的掺杂、第一半导体类型重掺杂二构成寄生NPN
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BJT。
[0011]作为优选，侧方向上第一半导体类型重掺杂一、第二半导体类型的掺杂、第一半导体类型重掺杂三构成寄生PNP
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BJT二；由第一半导体类型重掺杂一和第二半导体类型重掺杂一引出形成阳极电极，第二半导体类型重掺杂一至第一半导体类型重掺杂一的内阻构成寄生电阻一，第二半导体类型重掺杂一至第一半导体类型重掺杂三的内阻构成寄生电阻二。
[0012]作为优选，第一半导体类型重掺杂二、第二半导体类型重参杂二、第二半导体类型重参杂二引出形成阴极电极，第二半导体类型重参杂二至第一半导体类型重掺杂二的内阻构成寄生电阻二。
[0013]作为优选，寄生PNP
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BJT一、寄生NPN
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BJT、寄生PNP
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BJT二相互嵌套形成PNPN可控硅型ESD防护装置。
[0014]作为优选，寄生PNP
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BJT二为侧向方向上形成的寄生器件，电流方向与寄生PNP
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BJT一和寄生NPN
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BJT不一致。
[0015]综上所述，本专利技术主要具有以下有益效果：
[0016]在PD
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SOI集成电路工艺下通过适当掺杂和结构设计形成侧边附加结构，该侧边附加结构在与径向垂直的侧向方向上，从而为传统的PNPN可控硅结构提供了额外的嵌入式寄生机构，构成新型ESD防护装置。
[0017]一方面，该新型ESD防护装置在与径向垂直的侧向方向上具有侧边附加结构，泄放静电电荷的流经面积更大，烧毁电流更高，具备更良好的ESD防护能力；
[0018]另一方面，当该新型ESD防护装置的PNPN结构进入回穿状态时，该新型ESD防护装置的侧边附加结构抽取了部分本应进入PNP发射机的载流子，减弱了PNPN结构的回穿效应，能克服可控硅性ESD防护器件维持电压过小的问题；其三，该新型ESD防护装置的开启决定于径向垂直的侧向方向上侧边附加结构的击穿，使得整个ESD防护装置的开启电压由阱区间的缓变结雪崩击穿转变为侧边附加结构的隧穿击穿，不仅使得整个ESD防护装置的触发电压有效降低，也更加可控，更加能够满足深纳微米制程下日益缩小的ESD防护窗口要求。
附图说明
[0019]图1是本专利技术实施例提供的PD
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SOI集成电路工艺下的新型ESD防护装置立体结构
示意图；
[0020]图2是本专利技术实施例提供的PD
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SOI集成电路工艺下的新型ESD防护装置的俯视图、前视图、左视图、右视图结构示意图；
[0021]图3是本专利技术实施例提供的PD
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SOI集成电路工艺下的新本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PD
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SOI集成电路工艺下的新型ESD防护装置，其特征在于，包含半导体基底一(101)、半导体基底二(201)、绝缘体介质一(102)、绝缘体介质二(202)、绝缘体上半导体基质一(103)、绝缘体上半导体基质二(203)、绝缘体上半导体基质上的多晶硅一(104)和多晶硅二(204)；所述多晶硅一(104)根据方向不同分为径向多晶硅(111)和侧边多晶硅(112)，径向多晶硅(111)和侧边多晶硅(112)电连接，侧边多晶硅(112)在一侧收窄，宽处与窄处有倒角(113)；所述半导体基底一(101)和半导体基底二(201)可以为硅基底；绝缘体介质一(102)和绝缘体介质二(202)可以为SiO2绝缘体，绝缘体上半导体基质一(103)、绝缘体上半导体基质二(203)为有源区，厚度与被保护电路的标准器件硅膜厚度，通过参杂可形成第一半导体类型(301)，所述第一半导体类型(301)可以为绝缘体上半导体基质一(103)、绝缘体上半导体基质二(203)的底掺杂，或为扩散形成的阱区掺杂；通过参杂可形成第二半导体类型(302)，所述第二半导体类型(302)可以为阱区掺杂；第一半导体类型重掺杂一(3031)、第一半导体类型重掺杂二(3032)和第一半导体类型重掺杂三(3033)与第二半导体类型重掺杂一(3041)、第二半导体类型重参杂二(3042)的掺杂浓度远高于第一半导体类型(301)中掺杂和第二半导体类型(302)中掺杂，与金属或者金属硅化物引出形成无肖特基势垒的欧姆接触，同时亦为寄生ESD泄放机构的电极。2.根据权利要求1所述的PD
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SOI集成电路工艺下的新型ESD防护装置，其特征在于，所述第一半导体类型重掺杂一(3031)、第一半导体类型重掺杂二(3032)和第一半导体类型重掺杂三(3033)与第二半导体类型重掺杂一(3041)、第二半导体类型重参杂二(3042)可为多晶硅一(104)的自对准形成。3.根据权利要求2所述的PD
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SOI集成电路工艺下的新型ESD防护装置，其特征在于，所述第一半导体类型重掺杂一(3031)、第一半导体类型重掺杂二(3032)和第一半导体类型重掺杂三(3033)与第二半导体类型重掺杂一(3041)、第二半导体类型重参杂二(3042)可由多晶硅一(104)图形转移构成；并通过倒角(113)的图形转移，形成第一半导体类型重掺杂三(3033)...

【专利技术属性】
技术研发人员：姜一波，杨帆，邢红飞，孙丽丽，杜文汉，
申请(专利权)人：常州鼎先电子有限公司，
类型：发明
国别省市：