集成电路及其制造方法技术

本公开涉及集成电路及其制造方法。一种集成电路包括第一晶体管、第二晶体管、第一电源线和第二电源线。第一晶体管具有第一有源区域和第一栅极结构，其中，第一有源区域在第一栅极结构的相对侧上具有源极区域和漏极区域。第二晶体管位于第一晶体管之下，并且具有第二有源区域和第二栅极结构，其中，第二有源区域在第二栅极结构的相对侧上具有源极区域和漏极区域。第一电源线位于第一晶体管之上，其中，第一电源线电连接到第一有源区域的源极区域。第二电源线位于第二晶体管之下，其中，第二电源线电连接到第二有源区域的源极区域。线电连接到第二有源区域的源极区域。线电连接到第二有源区域的源极区域。

【技术实现步骤摘要】
集成电路及其制造方法


[0001]本公开总体涉及集成电路及其制造方法。

技术介绍

[0002]随着集成电路变得更小，集成电路的布局被改变以减小集成电路所占的总面积。通过用比先前版本的集成电路元件更小的集成电路元件的新结构进行替代，来实现布局面积的减小。还通过减小集成电路层中电路元件之间的距离，来实现布局面积的减小。

技术实现思路

[0003]根据本公开的一个实施例，提供了一种集成电路，包括：第一晶体管，所述第一晶体管具有第一有源区域和第一栅极结构，所述第一栅极结构在所述第一有源区域的四个侧上环绕所述第一有源区域，其中，所述第一有源区域在所述第一栅极结构的相对侧上具有源极区域和漏极区域；第二晶体管，位于所述第一晶体管之下，所述第二晶体管具有第二有源区域和第二栅极结构，所述第二栅极结构在所述第二有源区域的四个侧上环绕所述第二有源区域，其中，所述第二有源区域在所述第二栅极结构的相对侧上具有源极区域和漏极区域；第一电源线，位于所述第一晶体管之上，其中，所述第一电源线电连接到所述第一晶体管的第一有源区域的源极区域；以及第二电源线，位于所述第二晶体管之下，其中，所述第二电源线电连接到所述第二晶体管的第二有源区域的源极区域。
[0004]根据本公开的另一实施例，提供了一种制造集成电路的方法，包括：在衬底之上沉积第一电介质层；在所述第一电介质层之上沉积金属层；对所述第一电介质层和所述金属层进行图案化；在所述金属层之上沉积第二电介质层，使得所述第二电介质层与所述金属层的顶表面、所述金属层的侧壁和所述第一电介质层的侧壁接触；在所述第二电介质层中形成与所述金属层的顶表面接触的多个第一通孔；以及在所述第二电介质层之上形成与所述多个第一通孔中的至少一个通孔接触的晶体管。
[0005]根据本公开的又一实施例，提供了一种制造集成电路的方法，包括：在衬底的前侧之上形成第一电介质层；形成延伸穿过所述第一电介质层并进入所述衬底的多个第一通孔；在所述第一电介质层之上形成晶体管；蚀刻所述衬底的背侧以在所述衬底的背侧中形成凹陷区域；穿过所述衬底的所述凹陷区域形成多个第二通孔，使得所述第二通孔与所述第一通孔接触；以及在所述开口中沉积与所述第二通孔接触的金属层。
附图说明
[0006]在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
[0007]图1A是根据本公开的一些实施例的集成电路。
[0008]图1B是根据本公开的一些实施例的集成电路的示意图。
[0009]图1C是根据本公开的一些实施例的集成电路的侧视图。
[0010]图1D-图1F是根据本公开的一些实施例的集成电路的平面图。
[0011]图2A是根据本公开的一些实施例的集成电路。
[0012]图2B-图2D是根据本公开的一些实施例的集成电路的平面图。
[0013]图3是根据本公开的一些实施例的集成电路的平面图。
[0014]图4是根据本公开的一些实施例的集成电路的平面图。
[0015]图5-图12示出了根据本公开的一些实施例的在制造集成电路的各个阶段中的方法。
[0016]图13A-图14示出了根据本公开的一些实施例的在制造集成电路的各个阶段中的方法。
[0017]图15示出了根据本公开的一些实施例的形成集成电路的方法。
[0018]图16-图24示出了根据本公开的一些实施例的在制造集成电路的各个阶段中的方法。
[0019]图25示出了根据本公开的一些实施例的形成集成电路的方法。
具体实施方式
[0020]下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0021]此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
[0022]图1A是根据本公开的一些实施例的集成电路。图1B是根据本公开的一些实施例的集成电路的示意图。图1C是根据本公开的一些实施例的集成电路的侧视图。图1D-图1F是根据本公开的一些实施例的集成电路的平面图。
[0023]参考图1A。图中显示了集成电路IC1。集成电路IC1包括第一晶体管T1和第二晶体管T2。在一些实施例中，第一晶体管T1和第二晶体管T2是金属氧化物半导体场效应晶体管(MOSFET)。在一些实施例中，第一晶体管T1和第二晶体管T2具有不同的导电类型。作为图1A的示例，第一晶体管T1可以是p型晶体管，例如PFET，并且第二晶体管T2可以是n型晶体管，例如NFET。然而，在一些其他实施例中，第一晶体管T1可以是n型晶体管，例如NFET，并且第二晶体管T2可以是p型晶体管，例如PFET。
[0024]在一些实施例中，第一晶体管T1包括栅极G1、源极S1和漏极D1。在另一方面，第二晶体管T2包括栅极G2、源极S2和漏极D2。第一晶体管T1和第二晶体管T2彼此电耦合。第一晶
体管T1和第二晶体管T2可以组合地提供互补FET(CFET)器件。例如，第一晶体管T1的栅极G1和第二晶体管T2的栅极G2电耦合，并且电耦合到信号线SG
I
。在另一方面，第一晶体管T1的漏极D1和第二晶体管T2的漏极D2电耦合，并且电耦合到信号线SG
ZN
。第一晶体管T1的源极S1电耦合到电源线VDD，并且第二晶体管T2的源极S2电耦合到电源线VSS。在一些实施例中，当集成电路IC1工作时，向电源线VDD施加高电平电压(例如，正电压)，并且向电源线VSS施加低电平电压(例如，接地电压或负电压)。
[0025]注意，如果第一晶体管T1是n型晶体管，例如NMOS，并且第二晶体管T2是p型晶体管，例如PMOS。在该内容下讨论的电源线VDD和电源线VSS可以被分别交换为电源线VSS和电源线VDD，其中高电平电压被施加到电源线VDD，低电平电压被施加到电源线VSS。
[0026]参考图1B到图1F，其中图1B是图1A的集成电路IC1的示意图，图1C是图1B的侧视图。在另一方面本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：第一晶体管，所述第一晶体管具有第一有源区域和第一栅极结构，所述第一栅极结构在所述第一有源区域的四个侧上环绕所述第一有源区域，其中，所述第一有源区域在所述第一栅极结构的相对侧上具有源极区域和漏极区域；第二晶体管，位于所述第一晶体管之下，所述第二晶体管具有第二有源区域和第二栅极结构，所述第二栅极结构在所述第二有源区域的四个侧上环绕所述第二有源区域，其中，所述第二有源区域在所述第二栅极结构的相对侧上具有源极区域和漏极区域；第一电源线，位于所述第一晶体管之上，其中，所述第一电源线电连接到所述第一晶体管的第一有源区域的源极区域；以及第二电源线，位于所述第二晶体管之下，其中，所述第二电源线电连接到所述第二晶体管的第二有源区域的源极区域。2.根据权利要求1所述的集成电路，其中，所述第一电源线竖直地与所述第二电源线重叠。3.根据权利要求1所述的集成电路，其中，所述第一电源线沿着第一方向延伸，并且所述第二电源线沿着垂直于所述第一方向的第二方向比所述第一电源线更宽。4.根据权利要求1所述的集成电路，还包括：信号线，位于所述第一晶体管之上并且电连接至所述第一晶体管的所述第一栅极结构，其中，所述第一电源线沿着第一方向延伸，所述第二电源线沿着垂直于所述第一方向的第二方向比所述第一电源线更宽，并且所述第一电源线沿着所述第二方向比所述信号线更宽。5.根据权利要求1所述的集成电路，还包括：信号线，位于所述第一晶体管之上并且电连接至所述第一晶体管的所述第一栅极结构，其中，所述第一电源线沿着第一方向延伸，并且信号线的宽度沿着垂直于所述第一方向的第二方向与所述第一...

【专利技术属性】
技术研发人员：王新泳，田丽钧，陈志良，
申请(专利权)人：台积电中国有限公司，
类型：发明
国别省市：