栅极结构及其形成方法技术

本公开涉及栅极结构及其形成方法。一种器件包括：第一栅极区域，具有第一栅极长度；第一间隔件，位于第一栅极区域的侧壁上；半导体层，位于第一栅极区域之上；第二栅极区域，位于半导体层之上，其中，第二栅极区域的第二栅极长度等于第一栅极长度；以及第二间隔件，位于第二栅极区域的侧壁上，其中，第二间隔件比第一间隔件更窄。间隔件更窄。间隔件更窄。

【技术实现步骤摘要】
栅极结构及其形成方法


[0001]本公开一般地涉及栅极结构及其形成方法。

技术介绍

[0002]半导体器件用于各种电子应用中，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
[0003]半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。

技术实现思路

[0004]根据本公开的一个实施例，提供了一种半导体器件，包括：第一栅极区域，具有第一栅极长度；第一间隔件，位于所述第一栅极区域的侧壁上；半导体层，位于所述第一栅极区域之上；第二栅极区域，位于所述半导体层之上，其中，所述第二栅极区域的第二栅极长度等于所述第一栅极长度；以及第二间隔件，位于所述第二栅极区域的侧壁上，其中，所述第二间隔件比所述第一间隔件更窄。
[0005]根据本公开的另一实施例，提供了一种晶体管，包括：第一纳米结构；第二纳米结构，位于所述第一纳米结构之上，其中，所述第一纳米结构比所述第二纳米结构更宽；栅极结构，围绕所述第一纳米结构和所述第二纳米结构，其中，所述栅极结构包括：第一区域，位于所述第一纳米结构之上；以及第二区域，位于所述第二纳米结构之上，其中，所述第二区域具有与所述第一区域相同的栅极长度。
[0006]根据本公开的又一实施例，提供了一种形成半导体器件的方法，包括：在衬底之上沉积第一半导体层；在所述第一半导体层之上沉积第二半导体层；在所述第二半导体层之上沉积第三半导体层，其中，所述第一半导体层的锗浓度大于所述第三半导体层；穿过所述第一半导体层、所述第二半导体层和所述第三半导体层来蚀刻第一开口；通过所述第一开口来蚀刻所述第一半导体层和所述第三半导体层，其中，在蚀刻所述第一半导体层和所述第三半导体层之后，所述第一半导体层具有与所述第三半导体层相同的宽度；在所述第一开口中形成源极/漏极区域；以及用栅极结构来代替所述第一半导体层和所述第三半导体层，其中，所述栅极结构设置在所述第二半导体层的周围。
附图说明
[0007]当结合附图进行阅读时，从以下具体实施方式可最佳地理解本公开的各方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
[0008]图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(纳米FET)的示例。
[0009]图2A、图2B、图2C、图2D、图2E、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图17E、图17F、图17G、图17H、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、和图20C是根据一些实施例的在晶体管的制造中的中间阶段的截面图。
具体实施方式
[0010]下面的公开内容提供了用于实现本专利技术的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
[0011]此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
[0012]本文描述的各种实施例提供了纳米FET(例如，纳米线FET、纳米片FET、栅极全环绕(GAA)等)。每个纳米FET可以包括围绕沟道区域的堆叠的、具有相对均匀的栅极长度的栅极区域。可以例如通过替换设置在半导体纳米片之间的牺牲纳米片来获得具有均匀长度的栅极区域，这些半导体纳米片随后在完成的晶体管中提供沟道区域。牺牲纳米片可以沉积有不同浓度的锗，使得每个牺牲纳米片可以被蚀刻不同的量，以补偿用于图案化牺牲纳米片的不均匀的各向异性蚀刻工艺。作为结果，可以更精确地控制牺牲纳米片(以及所得的栅极区域)的轮廓以提供改善的均匀性。此外，可以通过用III族元素(例如，硼等)掺杂牺牲纳米片来避免诸如去除牺牲纳米片之后的硅锗残留物之类的缺陷。
[0013]图1以三维视图示出了根据一些实施例的纳米FET的示例。纳米FET包括纳米结构55(例如，纳米片、纳米线等)，这些纳米结构55位于衬底50(例如，半导体衬底)上的鳍66之上，其中纳米结构55充当纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构、或其组合。隔离区域68设置在相邻的鳍66之间，鳍66可以突出高于隔离区域68并从相邻的隔离区域68之间突出。尽管STI区域68被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，尽管鳍66的底部部分被示为与衬底50是单一连续材料，但鳍66的底部部分和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍66指代在相邻的隔离区域68之间延伸的部分。
[0014]栅极电介质层96位于鳍66的顶表面之上并且沿着纳米结构55的顶表面、侧壁和底
表面。栅极电极98位于栅极电介质层96之上。外延源极/漏极区域90设置在鳍66上并且位于栅极电介质层96和栅极电极98的相反侧上。
[0015]图1还示出了在后面的图中使用的参考横截面。横截面A
‑
A
’
沿着栅极电极98的纵向轴线，并且在例如垂直于纳米FET的外延源极/漏极区域90之间的电流流动方向的方向上。横截面B
‑
B
’
垂直于横截面A
‑
A
’
，并且平行于纳米FET的鳍66的纵轴并且在例如纳米FET的外延源极/漏极区域90之间的电流流动方向上。横截面C
‑
C
’
平行于横截面A
‑
A
’
，并延伸穿过纳米FET的外延源极/漏极区域。为了清楚起见，后续附图参考这些本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一栅极区域，具有第一栅极长度；第一间隔件，位于所述第一栅极区域的侧壁上；半导体层，位于所述第一栅极区域之上；第二栅极区域，位于所述半导体层之上，其中，所述第二栅极区域的第二栅极长度等于所述第一栅极长度；以及第二间隔件，位于所述第二栅极区域的侧壁上，其中，所述第二间隔件比所述第一间隔件更窄。2.根据权利要求1所述的器件，其中，所述第一栅极区域的面向所述第一间隔件的侧壁是凸形的。3.根据权利要求1所述的器件，其中，所述第一栅极区域的面向所述第一间隔件的侧壁是凹形的。4.根据权利要求1所述的器件，其中，所述第一栅极区域的面向所述第一间隔件的侧壁是笔直的。5.根据权利要求1所述的器件，其中，所述第一间隔件的与所述第一栅极区域相反的侧壁与所述半导体层的侧壁是齐平的。6.根据权利要求1所述的器件，其中，所述第一间隔件的与所述第一栅极区域相反的侧壁相对于所述半导体层的侧壁被凹陷。7.根据权利要求6所述的器件，还包括：源极/漏极区域，与所述第一栅极区域和所述第二栅极区域相邻，其中，所述源极/漏极区域在所述半导体层和第二半导体层之间延伸，其中，所述第二半导体层被布置在所述第一栅极...

【专利技术属性】
技术研发人员：沙哈吉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：