半导体存储器件、测试半导体存储器件的方法和测试系统技术方案

一种包括在由划线道划分并形成在晶片的上表面上的多个芯片之中的每一个芯片中的半导体存储器件包括存储器核心和内置自测试(BIST)电路。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。BIST电路连接到与数据输入/输出焊盘分开的测试焊盘。BIST电路基于对半导体存储器件执行的晶片级测试过程期间从外部自动测试设备(ATE)接收到的命令和地址生成包括第一并行比特的测试模式数据。BIST电路通过将测试模式数据通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。单元阵列来测试存储器核心。单元阵列来测试存储器核心。

【技术实现步骤摘要】
半导体存储器件、测试半导体存储器件的方法和测试系统
[0001]相关申请的交叉引用
[0002]本公开要求于2020年9月9日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0115129的优先权，其全部内容通过引用合并于此。

技术介绍

[0003]本公开总体上涉及半导体集成电路，并且更具体地涉及半导体存储器件、测试半导体存储器件的方法和测试系统。
[0004]用于存储数据的半导体存储器件可以大致分类为易失性半导体存储器件和非易失性半导体存储器件。在诸如动态随机存取存储器(DRAM)之类的易失性半导体存储器件中，通过对单元电容器充电或放电来存储数据，并且在被供电时保持所存储的数据。然而，当断电时，所存储的数据丢失。相反，非易失性存储没备即使在断电时也可以保留所存储的数据。
[0005]在制造半导体存储器件的工艺中，可以执行晶片级工艺、封装级工艺和后封装级工艺。晶片级工艺对应于生产包括半导体存储器件的晶片的工艺。可以在晶片级工艺期间执行内置自测试(BIST)以测试半导体存储器件。然而，当通过将外部自动测试设备(ATE)直接连接到半导体存储器件的数据输入/输出焊盘来执行BIST时，由于BIST生成的负载效应，BIST的执行速度和应用范围可能受到限制。

技术实现思路

[0006]本专利技术构思的实施例可以提供能够在半导体存储器件的晶片级处理中有效地执行内置自测试(BIST)的半导体存储器件、测试半导体存储器件的方法和测试系统。
[0007]本专利技术构思的实施例提供了一种包括存储器核心和BIST电路的半导体存储器件。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。BIST电路连接到与数据输入/输出焊盘分开设置的测试焊盘。BIST电路基于对半导体存储器件执行的晶片级测试过程期间从外部自动测试设备(ATE)接收到的命令和地址生成包括第一并行比特的测试模式数据。BIST电路通过将测试模式数据通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。半导体存储器件被设置在位于晶片的表面上并通过划线道彼此分开的多个芯片之中的芯片中。
[0008]本专利技术构思的实施例还提供了一种测试半导体存储器件的方法，该方法包括：通过与连接到半导体存储器件的数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘从外部接收命令和地址；基于命令和地址，生成包括并行比特的测试模式数据；以及通过将测试模式数据通过数据输入/输出电路应用到半导体存储器件的存储器核心的存储单元阵列来测试存储器核心。半导体存储器件被包括在位于晶片的表面上并通过划线道彼此分开的多个芯片之中的每一个中。
[0009]本专利技术构思的实施例还提供了一种测试系统，该测试系统包括ATE和半导体存储器件。ATE在晶片级测试的第一测试模式中生成命令和地址，该晶片级测试对半导体存储器
件执行，该半导体存储器件被包括在位于晶片的上表面上的多个芯片之中的芯片中。ATE在晶片级测试的第二测试模式中生成命令、地址和外部测试模式数据。半导体存储器件包括存储器核心和BIST电路。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。BIST电路连接到与数据输入/输出焊盘分开的测试焊盘。BIST电路在第一测试模式中响应于来自ATE的命令和地址生成包括第一并行比特的测试模式数据。BIST电路在第二测试模式中接收命令、地址和外部测试模式数据，并通过将测试模式数据和外部测试模式数据中的一个通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。
[0010]本专利技术构思的实施例还提供了一种制造半导体存储器件的方法，该方法包括：在位于晶片的上表面上并通过划线道彼此分开的多个芯片之中的每一个芯片中形成半导体存储器件；以及测试半导体存储器件。该测试包括：通过与连接到半导体存储器件的数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘从半导体存储器件的外部接收命令和地址；基于命令和地址生成包括并行比特的测试模式数据；以及通过将测试模式数据通过数据输入/输出电路应用到存储器核心的存储单元阵列来测试半导体存储器件的存储器核心。
[0011]本专利技术构思的实施例的半导体存储器件、测试半导体存储器件的方法和测试系统通过与连接到数据输入/输出电路的数据输入/输出焊盘分开的测试焊盘来执行晶片级测试。结果是，由于自动测试设备生成的负载效应不影响可以是晶片级测试的目标的输入缓冲器和输出驱动器，因此可以高速执行晶片级测试。此外，半导体存储器件和测试系统包括连接到测试焊盘的串行器/解串器(SERDES)。SERDES通过测试焊盘对数据输入/输出执行串行并行化，从而能够使用单个测试焊盘执行晶片级测试。
附图说明
[0012]根据以下结合附图进行的对实施例的详细描述，将更清楚地理解本专利技术构思的示例实施例。
[0013]图1示出了根据本专利技术构思的实施例的测试系统的框图。
[0014]图2示出了图1的晶片和测试结构的平面图。
[0015]图3示出了包括在图2的多个芯片之一中的半导体存储器件的框图。
[0016]图4示出了包括在多个芯片的一部分中的半导体存储器件和图2中的公共芯片焊盘之间的连接关系的框图。
[0017]图5示出了根据本专利技术构思的实施例的图3的半导体存储器件的框图。
[0018]图6示出了根据本专利技术构思的实施例的图3和图5的半导体存储器件的框图。
[0019]图7示出了描述输入到图6中的采样电路的命令和地址的图。
[0020]图8示出了根据本专利技术构思的实施例的图3和图6的半导体存储器件的框图。
[0021]图9示出了图8所示的串行器的框图。
[0022]图10示出了图9所示的串行器的操作的时序图。
[0023]图11示出了描述通过图8所示的串行器或并行器的数据的数据速率的图。
[0024]图12A和图12B示出了测试图8所示的半导体存储器件的方法的示例。
[0025]图13示出了根据本专利技术构思的实施例的图3和图5的半导体存储器件的框图。
[0026]图14A和图14B示出了测试图13所示的半导体存储器件的方法的示例。
[0027]图15示出了根据本专利技术构思的实施例的包括在半导体存储器件中的内置自测试(BIST)电路和测试焊盘之间的连接关系的示例的图。
[0028]图16示出了根据本专利技术构思的实施例的测试半导体存储器件的方法的流程图。
[0029]图17示出了图16中的测试存储器核心的示例的流程图。
[0030]图18示出了根据本专利技术构思的实施例的测试系统的图。
具体实施方式
[0031]下文中将参考附图更全面地描述各种示例实施例。在附图中，相似的附图标记始终表示相似的元件。可以省略重复的描述。
[0032]如在专利技术构思的领域中常见的，可以依据执行所描述的一个或多个功能的块来描述和示出实施例。在本文中可以称为单元或模块等的这些块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：存储器核心，包括被配置为存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路；以及内置自测试BIST电路，连接到与所述数据输入/输出焊盘分开设置的测试焊盘，所述BIST电路被配置为基于对所述半导体存储器件执行的晶片级测试过程期间从外部自动测试设备ATE接收到的命令和地址来生成包括第一并行比特的测试模式数据，并被配置为通过将所述测试模式数据通过所述数据输入/输出电路应用到所述存储单元阵列来测试所述存储器核心，其中，所述半导体存储器件被设置在位于晶片的表面上并通过划线道彼此分开的多个芯片之中的芯片中。2.根据权利要求1所述的半导体存储器件，其中，所述数据输入/输出电路包括：输出驱动器，连接到所述BIST电路和所述数据输入/输出焊盘；以及输入缓冲器，连接到所述数据输入/输出焊盘、所述输出驱动器和所述存储单元阵列，其中，所述BIST电路还被配置为通过将所述测试模式数据通过所述输出驱动器和所述输入缓冲器应用到所述存储单元阵列来测试所述输出驱动器和所述输入缓冲器，并且所述存储单元阵列响应于所述测试模式数据输出测试结果数据。3.根据权利要求1所述的半导体存储器件，其中，所述BIST电路包括：模式发生器，被配置为响应于所述命令和所述地址生成所述测试模式数据；比较电路，被配置为通过将测试结果数据与所述测试模式数据进行比较来生成比较信号，所述测试结果数据是从所述存储单元阵列响应于所述测试模式数据而输出的；以及确定逻辑，被配置为基于所述比较信号确定对所述存储器核心的测试是通过还是失败。4.根据权利要求3所述的半导体存储器件，其中，所述BIST电路还包括：时钟发生器，被配置为生成具有各自不同频率的多个时钟信号；以及采样电路，被配置为接收所述命令和所述地址，并通过对所述命令和所述地址中的至少一个进行采样来输出与控制所述模式发生器相关联的第一控制信号和与控制所述时钟发生器相关联的第二控制信号。5.根据权利要求4所述的半导体存储器件，其中，所述命令和所述地址中的每一个包括通过所述测试焊盘接收到的串行比特，并且其中，所述BIST电路还包括并行器，所述并行器被配置为并行化所述命令和所述地址中的每一个的所述串行比特，以输出第二并行比特。6.根据权利要求2所述的半导体存储器件，其中，所述数据输入/输出电路还包括：多路复用器，被配置为响应于第一选择信号，选择所述测试模式数据和所述测试结果数据中的一个；串行器，被配置为基于从所述BIST电路提供的多个时钟信号，串行化所述测试模式数据的所述第一并行比特，以提供具有第一数据速率的第一串行比特；以及并行器，被配置为通过基于所述多个时钟信号并行化所述第一串行比特来输出具有第二数据速率的第二并行比特。7.根据权利要求6所述的半导体存储器件，其中，所述并行器被配置为向所述存储单元
阵列提供所述第二并行比特。8.根据权利要求6所述的半导体存储器件，其中，所述第一数据速率大于所述第二数据速率。9.根据权利要求6所述的半导体存储器件，其中，所述串行器包括多个级，其中，所述多个级被配置为接收所述多个时钟信号，并顺序地串行化所述测试模式数据以输出所述第一串行比特，并且其中，各个时钟信号具有不同的频率。10.根据权利要求6所述的半导体存储器件，其中，所述串行器包括：第一级，被配置为通过基于所述多个时钟信号中的第一时钟信号合并所述第一并行比特来生成第一中间并行比特；第二级，被配置为通过基于所述多个时钟信号中的第二时钟信号合并所述第一中间并行比特来生成第二中间并行比特；以及第三级，被配置为通过基于所述多个时钟信号中的第三时钟信号合并所述第二中间并行比特来生成所述第一串行比特。11.根据权利要求10所述的半导体存储器件，其中，所述第二时钟信号的频率是所述第一时钟信号的频率的两倍，并且其中，所述第三时钟信号的频率是所述第二时钟信号的频率的两倍。12.根据权...

【专利技术属性】
技术研发人员：金相录，崔荣暾，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：