半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种可靠性较高的半导体存储装置。本发明专利技术的实施方式的半导体存储装置具备：第1存储器串，包含第1存储单元；第2存储器串，包含第2存储单元；第1位线，连接于第1存储器串；及第2位线，连接于第2存储器串。在第1编程动作中，向第1位线及第2位线供给第1位线电压。在第2编程动作中，向第1位线及第2位线供给大于第1位线电压的第2位线电压或大于第2位线电压的第3位线电压。在第3编程动作中，向第1位线供给第2位线电压，向第2位线供给第3位线电压。在第4编程动作中，向第1位线供给第3位线电压，向第2位线供给第2位线电压。向第2位线供给第2位线电压。向第2位线供给第2位线电压。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
156406号(申请日：2020年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。


[0003]本实施方式涉及一种半导体存储装置。

技术介绍

[0004]已知一种具备包含存储晶体管的多个存储器串的半导体存储装置。

技术实现思路

[0005]本专利技术要解决的问题在于提供一种可靠性较高的半导体存储装置。
[0006]一实施方式的半导体存储装置具备：第1存储器串，包含第1存储单元；第2存储器串，包含第2存储单元；第1位线，连接于第1存储器串；第2位线，连接于第2存储器串；第1字线，连接于第1存储单元及第2存储单元；以及控制电路，电连接于第1位线、第2位线及第1字线。控制电路在对第1存储单元及第2存储单元的第1写入序列的第1编程动作中，向第1位线及第2位线供给第1位线电压。另外，在第1编程动作之后执行的第2编程动作中，向第1位线及第2位线供给大于第1位线电压的第2位线电压或大于第2位线电压的第3位线电压。另外，在第2编程动作之后执行的第3编程动作中，向第1位线供给第2位线电压，向第2位线供给第3位线电压。另外，在第3编程动作之后执行的第4编程动作中，向第1位线供给第3位线电压，向第2位线供给第2位线电压。
[0007]一实施方式的半导体存储装置具备：第1存储器串，包含第1存储单元；第2存储器串，包含第2存储单元；第1位线，连接于第1存储器串；第2位线，连接于第2存储器串；第1字线，连接于第1存储单元及第2存储单元；第1电压供给线，电连接于第1位线及第2位线；第2电压供给线，电连接于第1位线及第2位线；第1电压传输电路，根据第1信号的输入使第1位线与第1电压供给线导通，根据第2信号的输入使第1位线与第2电压供给线导通；第2电压传输电路，根据第3信号的输入使第2位线与第1电压供给线导通，根据第4信号的输入使第2位线与第2电压供给线导通；以及控制电路，电连接于第1电压供给线、第2电压供给线、第1电压传输电路、第2电压传输电路及第1字线。控制电路在对第1存储单元及第2存储单元的第1写入序列的第1编程动作中，向第1电压传输电路供给第1信号，向第2电压传输电路供给第3信号。另外，在第1编程动作之后执行的第2编程动作中，向第1电压传输电路供给第2信号，向第2电压传输电路供给第4信号。另外，在第2编程动作之后执行的第3编程动作中，在已将第1信号供给到第1电压传输电路，且将第4信号供给到第2电压传输电路的状态下，将供给到第1电压传输电路的信号从第1信号切换到第2信号。另外，在第3编程动作之后执行的第4编程动作中，在已将第2信号供给到第1电压传输电路，且将第3信号供给到第2电压传输电路的状态下，将供给到第2电压传输电路的信号从第3信号切换到第4信号。
附图说明
[0008]图1是表示第1实施方式的存储器系统10的构成的示意性框图。
[0009]图2是表示该存储器系统10的构成例的示意性侧视图。
[0010]图3是表示该构成例的示意性俯视图。
[0011]图4是表示第1实施方式的存储器裸片MD的构成的示意性框图。
[0012]图5是表示该存储器裸片MD的一部分构成的示意性电路图。
[0013]图6是表示该存储器裸片MD的一部分构成的示意性电路图。
[0014]图7是表示该存储器裸片MD的一部分构成的示意性电路图。
[0015]图8是该存储器裸片MD的示意性俯视图。
[0016]图9是表示该存储器裸片MD的一部分构成的示意性立体图。
[0017]图10是图9的A所示部分的示意性放大图。
[0018]图11是用来对存储单元MC的阈值电压进行说明的示意性柱状图(histogram)。
[0019]图12是用来对读出动作进行说明的示意性波形图。
[0020]图13是用来对读出动作进行说明的示意性剖视图。
[0021]图14是用来对写入序列进行说明的示意性流程图。
[0022]图15是用来对写入序列进行说明的示意性波形图。
[0023]图16是用来对编程动作进行说明的示意性剖视图。
[0024]图17是用来对验证动作进行说明的示意性剖视图。
[0025]图18是用来对写入序列进行说明的示意图。
[0026]图19是用来对写入序列进行说明的示意性波形图。
[0027]图20是用来对第2实施方式的写入序列进行说明的示意性波形图。
[0028]图21是用来对第2实施方式的写入序列进行说明的示意图。
[0029]图22是用来对第2实施方式的写入序列进行说明的示意性波形图。
[0030]图23是用来对第3实施方式的写入序列进行说明的示意表。
[0031]图24是用来对第3实施方式的写入序列进行说明的示意性柱状图。
[0032]图25是用来对第3实施方式的写入序列进行说明的示意性柱状图。
[0033]图26是用来对另一实施方式的写入序列进行说明的示意性柱状图。
[0034]图27是用来对另一实施方式的写入序列进行说明的示意性柱状图。
[0035]图28是用来对另一实施方式的半导体存储装置进行说明的示意性立体图。
[0036]图29是用来对另一实施方式的半导体存储装置进行说明的示意性立体图。
[0037]图30是用来对另一实施方式的半导体存储装置进行说明的示意性立体图。
[0038]图31是用来对另一实施方式的半导体存储装置进行说明的示意性立体图。
具体实施方式
[0039]接下来，参照附图对实施方式的半导体存储装置进行说明。此外，以下实施方式仅为一例，并非为了限定本专利技术而示出。另外，以下附图是示意性的图，为便于说明，有时省略一部分构成等。另外，关于多个实施方式，对共通的部分标注相同符号，有时省略说明。
[0040]另外，在本说明书中，当记为“半导体存储装置”时，可能是指存储器裸片，也可能是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储
器系统。进而，也可能是指智能手机、平板终端、个人计算机等包含主机的构成。
[0041]另外，在本说明书中，当记为“控制电路”时，可能是指设置在存储器裸片的定序器等周边电路，可能是指连接于存储器裸片的控制器裸片或控制器芯片等，也可能是指包含这两者的构成。
[0042]另外，在本说明书中，当记为第1构成“电连接”于第2构成时，可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如在将3个晶体管串联连接的情况下，即使第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
[0043]另外，在本说明书中，当记为第1构成“连接于”第2构成与第3构成“之间”时，可能是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第1存储器串，包含第1存储单元；第2存储器串，包含第2存储单元；第1位线，连接于所述第1存储器串；第2位线，连接于所述第2存储器串；第1字线，连接于所述第1存储单元及所述第2存储单元；以及控制电路，电连接于所述第1位线、所述第2位线及所述第1字线；且所述控制电路在对所述第1存储单元及所述第2存储单元的第1写入序列的第1编程动作中，向所述第1位线及所述第2位线供给第1位线电压，在所述第1编程动作之后执行的第2编程动作中，向所述第1位线及所述第2位线供给大于所述第1位线电压的第2位线电压或大于所述第2位线电压的第3位线电压，在所述第2编程动作之后执行的第3编程动作中，向所述第1位线供给所述第2位线电压，向所述第2位线供给所述第3位线电压，在所述第3编程动作之后执行的第4编程动作中，向所述第1位线供给所述第3位线电压，向所述第2位线供给所述第2位线电压。2.根据权利要求1所述的半导体存储装置，具备：第3存储器串，包含第3存储单元；及第3位线，连接于所述第3存储器串；且所述第1字线连接于所述第3存储单元，所述控制电路电连接于所述第3位线，所述控制电路在所述第1编程动作中，向所述第3位线供给所述第1位线电压，在所述第2编程动作中，向所述第3位线供给所述第2位线电压或所述第3位线电压，在所述第3编程动作中，向所述第3位线供给所述第3位线电压，在所述第4编程动作中，向所述第3位线供给所述第3位线电压。3.根据权利要求1或2所述的半导体存储装置，具备电连接于所述第1字线的第1配线，且所述控制电路在所述第1编程动作中，向所述第1配线供给第1编程电压，在所述第2编程动作中，向所述第1配线供给大于所述第1编程电压的第2编程电压，在所述第3编程动作中，向所述第1配线供给大于所述第2编程电压的第3编程电压，在所述第4编程动作中，向所述第1配线供给大于所述第3编程电压的第4编程电压。4.根据权利要求3所述的半导体存储装置，其中所述控制电路在所述第1编程动作之后且所述第2编程动作之前执行的第1验证动作中，向所述第1位线及所述第2位线供给大于所述第2位线电压的第4位线电压，向所述第1配线供给小于所述第1编程电压的验证电压，在所述第2编程动作之后且所述第3编程动作之前执行的第2验证动作中，向所述第1位线及所述第2位线供给所述第4位线电压，向所述第1配线供给所述验证电压，
在所述第3编程动作之后且所述第4编程动作之前执行的第3验证动作中，向所述第1位线及所述第2位线供给所述第1位线电压，向所述第1配线供给所述验证电压。5.根据权利要求4所述的半导体存储装置，具备第3存储器串，包含第3存储单元；及第3位线，连接于所述第3存储器串；且所述第1字线连接于所述第3存储单元，所述控制电路电连接于所述第3位线，所述控制电路在所述第1验证动作中，向所述第3位线供给所述第4位线电压，在所述第2验证动作中，向所述第3位线供给所述第4位线电压，在所述第3验证动作中，向所述第3位线供给所述第1位线电压。6.一种半导体存储装置，具备：第1存储器串，包含第1存储单元；第2存储器串，包含第2存储单元；第1位线，连接于所述第1存储器串；第2位线，连接于所述第2存储器串；第1字线，连接于所述第1存储单元及所述第2存储单元；第1电压供给线，电连接于所述第1位线及所述第2位线；第2电压供给线，电连接于所述第1位线及所述第2位线；第1电压传输电路，根据第1信号的输入使所述第1位线与所述第1电压供给线导通，根据第2信号的输入使所述第1位线与所述第2电压供给线导通；第2电压传输电路，根据第3信号的输入使所述第2位线与所述第1电压供给线导通，根据第4信号的输入使所述第2位线与所述第2电压供给线导通；以及控制电路，电连接于所述第1电压供给线、所述第2电压供给线、所述第1电压传输电路、所述第2电压传输电路及所述第1字线；且所述控制电路在对所述第1存储单元及所述第2存储单元的第1写入序列的第1编程动作中，向所述第1电压传输电路供给所述第1信号，向所述第2电压传输电路供给所述第3信号，在所述第1编程动作之后执行的第2编程动作中，向所述第1电压传输电路供给所述第2信号，向所述第2电压传输电路供...

【专利技术属性】
技术研发人员：村山昭之，杉前纪久子，西山胜哉，藤松基彦，柴田昇，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：