一种超结平面栅极功率MOSFET的制造方法技术

本发明专利技术提出了一种仅需要4层光掩模的超结平面栅极功率MOSFET的制造方法。该制造方法可以获得低导通电阻以及更低的栅极电荷。因此可以得到更优的品质因数(FOM)。与传统垂直型的VDMOS制造方法的主要区别是超结的p柱是在n

【技术实现步骤摘要】
一种超结平面栅极功率MOSFET的制造方法


[0001]本专利技术属于半导体器件与工艺制造领域，涉及平面栅极MOSFET的制造方法，特别是涉及一种超结平面栅极功率MOSFET的制造方法。

技术介绍

[0002]超结功率MOSFET属于多子导电单极型器件，没有少子存储效应，开关速度快、工作效率高、开关损耗小；同时超结MOSFET器件的导通电阻小，有效降低了器件的通态功耗。超结MOSFET有效解决了击穿电压和导通电阻的矛盾，同时具备高击穿压和低导通电阻的特点，广泛应用于开关电源和同步整流电路中。
[0003]超结功率MOSFET的一个重要应用领域是直流转换器。在直流转换器中，为了得到更高的转换效率，导通和开关功耗都需要降低。当前的30V沟道功率MOSFET能做到的导通电阻(Rdson)能低至7mΩ
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mm2。但是,和平面栅极结构的LDMOS相比，由于它的栅极和漏极/源极有更多的重合部，因而有较高的栅极电荷(QG)。另一方面，平面栅极结构的LDMOS比沟道MOSFET具有更高的导通电阻。所以为了得到更好的性能指标，例如品质因数(即FOM，FOM为导通电阻Rdson与栅极电荷QG的乘积),需要在导通电阻和栅极电荷做出平衡，以得到更低的品质因数(FOM)。对于直流转换器的典型应用，即DC
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DC来说，由于下MOSFET管的功耗主要是导通功耗，所以期望下MOSFET管具有低导通电阻。但是，对上MOSFET管来说，开关功耗是其主要功耗，这就要求更低的品质因数(FOM)。因此需要一个既有更低的导通电阻而且更优的品质因数(FOM)的功率MOSFET以同时满足上下MOSFET管的需要。
[0004]此外，业内都了解的是，更少的光掩模意味着更短的制造周期及更具竞争力的制造成本。但是，现有的超结结构的器件，包括超结(super junction)MOSFET以及屏蔽栅技术(shield poly gate)MOSFET普遍都需要采用6个光掩模或更多，这导致了现有结构的器件的制造周期和成本居高不下。采用更多的光掩模除了周期和成本无法下降以外，在光掩模图形化(即光刻)的过程中，更多的光掩模将带来更大的对准误差，这也会影响成品的良率，从而进一步推高了成本。

技术实现思路

[0005]在本专利技术中,针对现有技术存在的问题，本专利技术提出了一种仅需要4层光掩模的超结平面栅极功率MOSFET的制造方法。相对于采用6个光掩模的现有技术而言减少了光掩模的使用，从而极大地提高了制造效率，大幅度降低了制造成本。此外，本专利技术中源极的接触金属层(source contact)采用了自对准技术，避免了接触金属层与源极的对准误差，从而也就避免了由此可能导致的器件失效，因此也就提高了良率。
[0006]在本专利技术中，MOSFET具有超结结构。超结结构可以提供低导通电阻，平面栅极结构提供了更低的栅极电荷。综合这两个特点，可以得到更优的平质因数(FOM)。因此，本专利技术提出的超结平面栅极功率MOSFET的制造方法制得的器件适用于DC
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DC变压应用的上下MOSFET管。与传统垂直型的VDMOS制造方法的主要区别是超结的p柱是在n
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外延层中通过原位选择
外延生长(insitu
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SEG)而形成，p柱与n型外延的掺杂浓度因此而达到电荷平衡，平面栅极长度也能够做到最小化以减少沟道电阻和栅极电荷。
[0007]一种超结平面栅极功率MOSFET的制造方法，包括如下步骤：
[0008](1)在衬底上生长外延层；
[0009](2)在外延层上生长第一氧化层后形成第一掩模；
[0010](3)在外延层中蚀刻形成多个深沟槽；
[0011](4)去除第一掩模和第一氧化层，在深沟槽中原位选择性外延生长外延层以形成p柱；
[0012](5)在外延层及P柱的表面上形成堆叠结构；所述堆叠结构依次包括栅极氧化层、多晶硅栅极层以及第二氧化层；
[0013](6)在第二氧化层的表面形成第二掩模，其中所述外延层划分为第一区和第二区；在所述第一区上的第二掩模具有第一沟槽和第二沟槽；在所述第二区上的第二掩模为无沟槽的完整掩模；采用蚀刻工艺对所述第一区的所述堆叠结构进行蚀刻，依次蚀刻第二氧化层、栅极多晶硅层和栅极氧化层，从而将所述第一沟槽和第二沟槽向下延伸以露出p柱的上表面和外延层的上表面；
[0014](7)去除第二掩模，利用沉积工艺形成第三氧化层；所述第三氧化层将所述多晶硅栅极层、p柱、外延层的上表面完全覆盖；
[0015](8)对所述第一区上的第三氧化层进行蚀刻以便形成第三沟槽；所述第三沟槽露出p柱的上表面和外延层的上表面，并且在栅极氧化层和多晶硅栅极层组成的堆叠结构的侧面形成氧化层侧壁；
[0016](9)进行离子注入工艺，从而在p柱和外延层中形成p+离子注入区和n+离子注入区；
[0017](10)执行离子扩散工艺以形成p+离子扩散区和n+离子扩散区；所述离子扩散工艺为热退火工艺。进一步地，p+离子扩散区在横向的方向上对齐至栅极氧化层的边缘，使得栅极氧化层在垂直方向上的投影位于p+离子扩散区内；
[0018](11)对p+离子扩散区和n+离子扩散区进行蚀刻，以形成第四沟槽；所述第四沟槽是由该蚀刻工艺在的垂直方向上将n+离子扩散区完全蚀刻且部分蚀刻p+离子扩散区后形成的；
[0019](12)在所述第三氧化层的整个表面旋涂光刻胶并在所述第二区的光刻胶中图形化以形成开口，形成所述开口后的光刻胶作为第三掩模；其中所述开口露出第三氧化层的上表面；
[0020](13)以该第三掩模为保护，蚀刻第三氧化层以露出多晶硅栅极层的上表面；
[0021](14)溅射形成金属层；所述金属层完全覆盖第三氧化层且完全填充第四沟槽；
[0022](15)在金属层上图形化形成第四掩模，所述第四掩模仅在要形成源电极和栅电极的位置保留；
[0023](16)蚀刻所述金属层，以形成源电极和栅电极；
[0024](17)在n+衬底的背面形成金属层作为漏电极。
[0025]其中，所述步骤(3)中的深沟槽具有0.4微米的宽度和1.2微米的深度，并且每个深沟槽之间的间距为1.4微米。
[0026]其中，所述步骤(6)中，所述第一沟槽位于p柱正上方，其宽度为0.8微米；由图形化后的栅极氧化层、栅极多晶硅层和第二氧化层所构成的堆叠结构的宽度为0.3微米；两个上述堆叠结构之间形成的第二沟槽的宽度为0.4微米。
附图说明
[0027]图1
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15为本专利技术提出的超结平面栅极功率MOSFET的制造方法的示意图。
[0028]其中，
[0029]图1为在衬底上生长外延层的截面图。
[0030]图2a和图2b分别为在外延层上通过第一次掩模形成沟道的截面图和立体视图。
[0031]图3a和图3b分别为对外延层进行蚀刻形成沟槽的截面图和立体视图。
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【技术保护点】

【技术特征摘要】
1.一种超结平面栅极功率MOSFET的制造方法，其特征在于：包括如下步骤：在衬底上生长外延层；在外延层上生长第一氧化层后形成第一掩模；在外延层中蚀刻形成多个深沟槽；去除第一掩模和第一氧化层，在深沟槽中原位选择性外延生长外延层以形成p柱；在外延层及P柱的表面上形成依次包括栅极氧化层、多晶硅栅极层以及第二氧化层的堆叠结构；在第二氧化层的表面形成第二掩模，其中所述外延层划分为第一区和第二区；在所述第一区上的第二掩模具有第一沟槽和第二沟槽；采用蚀刻工艺对所述第一区的所述堆叠结构进行蚀刻以露出p柱的上表面和外延层的上表面；去除第二掩模，利用沉积工艺形成第三氧化层；对所述第一区上的第三氧化层进行蚀刻以便形成第三沟槽；进行离子注入工艺，从而在p柱和外延层中形成p+离子注入区和n+离子注入区；执行离子扩散工艺以形成p+离子扩散区和n+离子扩散区；对p+离子扩散区和n+离子扩散区进行蚀刻，以形成第四沟槽；在所述第三氧化层的整个表面旋涂光刻胶并在所述第二区的光刻胶中图形化以形成开口，形成所述开口后的光刻胶作为第三掩模；以所述第三掩模为保护，蚀刻第三氧化层以露出多晶硅栅极层的上表面；溅射形成金属层；在金属层上图形化形成第四掩模；蚀刻所述金属层，以形成源电极和栅电极；在n+衬底的背面形成金属层作为漏电极。2.如权利要求1所述的超结平面栅极功率MOSFET的制造方法，其特征在于：所述深沟槽具有0.4微米的宽度和1.2微米的深度，并且每个深沟槽之间的间距为1.4微米。3.如权利要求1所述的超结平面栅极功率MOSFET的制造方法，其特征在于：所述形成第二掩模...

【专利技术属性】
技术研发人员：高阳，
申请(专利权)人：深圳市顾邦半导体科技有限公司，
类型：发明
国别省市：