半导体器件及其形成方法技术

一种半导体器件及其形成方法，形成方法包括：提供基底，基底上具有栅极结构和位于栅极结构两侧的导电层；在栅极结构上形成第一硬掩膜层；在导电层上形成第二硬掩膜层；刻蚀去除所述栅极结构的中心上的第一硬掩膜层以及栅极结构的中心一侧的导电层上的第二硬掩膜层，在第一硬掩膜层和第二硬掩膜层内形成通孔，通孔的底部同时暴露出栅极结构的中心顶部表面和栅极结构的中心一侧的导电层的顶部表面；在暴露出的栅极结构的中心顶部表面和栅极结构的中心一侧的导电层的顶部表面形成连接层，连接层将栅极结构的中心与栅极结构的中心一侧的导电层连接在一起，利用连接层实现导电层与栅极结构之间的互联，从而适应不同的版图需要。要。要。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体器件及其形成方法。

技术介绍

[0002]过去几十年中，集成电路中的特征尺寸的缩放已经成为日益增长的半导体工业背后的驱动力。缩小到越来越小的特征尺寸实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，减小晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
[0003]在集成电路器件的制造中，诸如多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在硅衬底或者绝缘体上硅衬底上制造多栅晶体管。
[0004]但缩小多栅晶体管的尺寸并非没有后患，随着微电子电路的这些基本构件块的尺寸减小，以及随着在给定区域中制造的基本构件块的绝对数量增大，用于形成构件块图案的光刻工艺的约束变得难以克服。现有技术中多栅晶体管的电学性能仍有待提升。

技术实现思路

[0005]本专利技术解决的技术问题是提供一种半导体器件及其形成方法，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底；栅极结构，位于所述基底上；第一硬掩膜层，位于所述栅极结构的顶部表面；导电层，位于所述基底上，且位于所述栅极结构的两侧；第二硬掩膜层，位于所述导电层的顶部表面；通孔，位于所述第一硬掩膜层和所述第二硬掩膜层内，底部同时暴露出所述栅极结构的中心顶部表面和所述栅极结构的中心一侧的所述导电层的顶部表面；第一通孔，位于所述栅极结构的端部一侧的所述导电层的顶部表面；连接层，位于所述通孔和所述第一通孔内，将所述栅极结构的中心与所述栅极结构的中心一侧的所述导电层连接在一起；第一介质层，位于所述连接层、所述第一硬掩膜层以及所述第二硬掩膜层上；第二通孔，位于所述第一介质层内且底部暴露出所述连接层的顶部表面；第一接触层，位于所述第二通孔内。2.一种半导体器件，其特征在于，包括：基底；栅极结构，位于所述基底上；第一硬掩膜层，位于所述栅极结构的顶部表面；导电层，位于所述基底上，且位于所述栅极结构的两侧；第二硬掩膜层，位于所述导电层的顶部表面；通孔，位于所述第一硬掩膜层和所述第二硬掩膜层内，底部同时暴露出所述栅极结构的中心顶部表面和所述栅极结构的中心一侧的所述导电层的顶部表面；第一通孔，位于所述栅极结构的端部一侧的所述导电层的顶部表面；连接层，位于所述通孔和所述第一通孔内；第二介质层，位于所述连接层、所述第一硬掩膜层以及所述第二硬掩膜层上；第三通孔，位于所述第二介质层内且底部暴露出所述第一通孔内的所述连接层的顶部表面；第二接触层，位于所述第三通孔内。3.如权利要求1或2所述的半导体器件，其特征在于，所述连接层的材料为金属材料。4.如权利要求1所述的半导体器件，其特征在于，所述第一接触层的材料为金属材料。5.如权利要求2所述的半导体器件，其特征在于，所述第二接触层的材料为金属材料。6.一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底上具有栅极结构和位于所述栅极结构两侧的导电层；在所述栅极结构上形成第一硬掩膜层；在所述导电层上形成第二硬掩膜层；刻蚀去除所述栅极结构的中心上的所述第一硬掩膜层以及所述栅极结构的中心一侧的所述导电层上的第二硬掩膜层，在所述第一硬掩膜层和所述第二硬掩膜层内形成通孔，所述通孔的底部同时暴露出所述栅极结构的中心顶部表面...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：