【技术实现步骤摘要】
非易失性存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年9月7日在韩国知识产权局递交的韩国专利申请No.10
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2020
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0113887的优先权,该申请的全部公开内容通过引用合并于此。
[0003]本公开涉及一种非易失性存储器件。更具体地,本公开涉及一种非易失性存储器件,其利用通过施加到位线和/或公共源极线的脉冲生成的栅感应漏极泄露(GIDL)现象。
技术介绍
[0004]半导体存储器件可以被分类为易失性半导体存储器件和非易失性半导体存储器件。当断电时,易失性半导体存储器件可能会丢失存储的数据。非易失性半导体存储器件可以在没有电力的情况下存储数据。存储在非易失性存储器中的数据可以是永久性的或可重新编程的。因此,非易失性半导体存储器件用于在广泛的应用中存储用户数据、程序和微代码,该广泛的应用为例如计算机技术、航空技术、通信技术和消费电子技术。
技术实现思路
[0005]根据本公开的实施例,提供了一种非易失性存储器件,包括:存储单元 ...
【技术保护点】
【技术特征摘要】
1.一种非易失性存储器件,包括:存储单元阵列,包括与多条字线、多条位线和公共源极线连接的非易失性存储块;公共源极线驱动器,被配置为向所述公共源极线提供公共源极线电压;页缓冲器单元,被配置为向所述多条位线中的至少一条位线提供位线电压;控制逻辑电路,被配置为调整所述公共源极线电压和所述位线电压;以及通道初始化电路,其中,所述通道初始化电路通过调整所述公共源极线电压和所述位线电压来设置初始化脉冲,并且所述通道初始化电路在多个读区段之间施加所述初始化脉冲,在所述多个读区段中,向所述多条字线中的至少两条字线施加读电压。2.根据权利要求1所述的非易失性存储器件,其中,在所述读电压的施加结束的时刻,施加所述初始化脉冲。3.根据权利要求1所述的非易失性存储器件,其中,在所述读电压的施加开始的时刻,结束施加所述初始化脉冲。4.根据权利要求1所述的非易失性存储器件,其中,所述通道初始化电路包括:检测器和脉冲发生器,所述检测器被配置为检测在施加所述读电压之前所述多条字线中的噪声,所述脉冲发生器被配置为通过调整所述公共源极线电压和所述位线电压来设置所述初始化脉冲。5.根据权利要求4所述的非易失性存储器件,其中,当检测到所述噪声时,所述检测器向所述脉冲发生器发送初始化脉冲发生信号。6.根据权利要求5所述的非易失性存储器件,其中,所述脉冲发生器接收所述初始化脉冲发生信号,并通过调整所述公共源极线电压和所述位线电压来设置所述初始化脉冲。7.根据权利要求1所述的非易失性存储器件,其中,所述通道初始化电路设置在所述控制逻辑电路内部或外部。8.根据权利要求1所述的非易失性存储器件,其中,所述通道初始化电路在所述多个读区段之间的区段期间将所述初始化脉冲施加到所述公共源极线和所述至少一条位线,并将连接在所述公共源极线与所述至少一条位线之间的通道的电位增大到初始化电压。9.根据权利要求8所述的非易失性存储器件,其中,所述初始化电压是0V。10.一种非易失性存储器件,包括:存储单元阵列,包括与多条字线、多条位线和公共源极线连接的非易失性存储块;控制逻辑电路,被配置为调整施加到所述多条字线的电压;以及通道初始化电路,被配置为调整施加到所述多条位线和所述公共源极线的电压,其中,所述控制逻辑电路从第一时间到第二时间向所述多条字线中的在其上执行读操作的字线施加预充电电压,从所述第二时间到第三时间向所述在其上执行读操作的字线施加读电压,从所述第一时间到所述第三时间向所述多条字线中的在其上未执行读操作的字线施加所述读电压,并从所述第三时间到第四时间对所述多条字线执行恢复操作,并且所述通道初始化电路在所述第三时间与所述第四时间之间的至少...
【专利技术属性】
技术研发人员:韩龟渊,姜振圭,李来泳,朴世准,李载德,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:
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