内存互连架构系统和方法技术方案

本发明专利技术的系统和方法用以高效且有效地在内存储器中加入处理能力。在一个实施例中，内存内处理(PIM)芯片包括内存阵列、逻辑组件和互连网络。所述内存阵列用以存储信息。在一个示例性实现方式中，所述内存阵列包括内存单元和阵列外围组件。所述逻辑组件能够用以处理存储在所述存储器阵列中的信息。所述互连网络用以通信地耦合所述逻辑组件。所述互连网络能够包括互连线，并且所述互连线的一部分位于又位于所述存储器阵列上方的金属层区域中。于所述存储器阵列上方的金属层区域中。于所述存储器阵列上方的金属层区域中。

【技术实现步骤摘要】
内存互连架构系统和方法


[0001]本专利技术涉及内存储器中的信息处理和通信的领域。

技术介绍

[0002]许多电子技术，诸如数字计算机、计算器、音频装置、视频设备和电话系统等，在大多数商业、科学、教育和娱乐领域中，有助于分析和传送数据和信息时，提高生产力并降低成本。电子组件能够在许多重要的应用中(例如，医疗手术、车辆辅助操作、金融应用等)被使用，而且这些活动通常涉及存储大量信息。信息的存储和检索可能对系统性能具有显著影响。内存储器的存储操作的效率和有效性会取决于所使用的内存储器配置。
[0003]一些常规系统试图对内存储器添加处理能力。有许多因素可能影响内存储器的配置。一般偏向更密集的组件，但是在相同的半导体面积中得到更小的组件的能力已显著地慢下来(例如，根据摩尔定律等)。另外，与具有内存内处理(PIM)能力的实现方式中的较低能耗相比，通过具有专用处理器(例如，CPU、GPU等)和单独的内存储器的实现方式在访问操作期间会消耗大量能量。二维内存内处理能力(2DPIM)通常可降低存储器访问延时、数据移动能量和制造成本。
[0004]当试图向内存储器添加处理能力时也存在许多挑战。由于DRAM处理，2DPIM的频率和性能显著地受到布线/路由资源限制。DRAM阵列在PIM中占据显著面积，但是通常不使用顶部金属层(例如，主要仅使用5个金属层中的3个)。由于SoC设计的复杂性、大量组件以及PIM内的巨大内存带宽要求，常常需要复杂的片上互连来支持所对应的可扩展性。然而，增加的可扩展性要求通常为常规芯片设计和架构方法中的组件和互连放置带来显著压力和困难。

技术实现思路

[0005]本专利技术的系统和方法是用以在内存储器中高效且有效地加入处理能力。在一个实施例中，内存内处理(PIM)芯片包括内存阵列、逻辑组件和互连网络。内存阵列用以存储信息。在一个示例性实现方式中，内存阵列包括：内存单元，所述内存单元用以存储信息位元；以及阵列外围组件，所述阵列外围组件用以控制对内存单元的访问。内存单元位于第一区域(例如，存储器芯片或晶粒的第一部分)中，而阵列外围组件位于第二区域(例如，内存芯片或晶粒的第二部分)中。逻辑组件被包括在第三区域(例如，内存芯片或晶粒的第三部分)中，并且能够用以处理存储在内存阵列中的信息。互连网络用以通信地耦合逻辑组件。互连网络可包括第一组互连线，并且第一组互连线的一部分位于在内存阵列上方的金属区域中。
[0006]在一个实施例中，互连网络包括用以在互连网络中路由信息的交换器。交换器可以包括在具有阵列外围组件的区域中。在一个示例性实现方式中，交换器被包括在2DPIM中。交换器能够被阵列外围组件中的其他冗余组件所配置。在一个实施例中，第二组互连线通信地耦合存储单元和存储器阵列外围组件。第二组互连线的一部分可位于金属层1、2和3
中，而第一组互连线的一部分可位于金属层4和5中。在一个示例性实现方式中，内存储器可配置为动态随机存取存储器(DRAM)。阵列外围组件可包括：列地址译码器，所述列地址译码器用以对存储器阵列中的列地址进行译码；以及行地址译码器，所述行地址译码器用以对存储器阵列中的行地址进行译码。
[0007]在一个实施例中，一种内存内处理(PIM)芯片制作方法包括：在PIM芯片的内存阵列区域中形成内存阵列；在PIM芯片的逻辑区域中形成逻辑组件；以及形成互连网络。逻辑组件可包括处理组件。互连网络包括互连线，并且这些互连线的一部分位于又位于在内存阵列区域上方的金属层区域中。形成互连网络可包括形成交换器。交换器耦合到互连线并且用以在逻辑组件之间路由信息。在一个示例性实现方式中，内存阵列区域可包括内存单元部分和阵列外围部分。交换器能够位于内存阵列区域的外围组件部分中。交换器可包括各种组件(例如，复用器和解复用器、缓冲器、反相器等)。逻辑组件的互连线的一部分位于金属层4和5中，并且内存阵列的其他互连线的一部分位于金属层1、2和3中。
[0008]在一个实施例中，内存储器包括内存储块、逻辑组件和互连网络。内存储块用以存储信息。逻辑组件用以处理存储在内存储块中的信息。互连网络用以通信地耦合逻辑组件。在一个实施例中，互连网络包括互连线，并且这些互连线的一部分位于在内存储块上方的金属区域中。通信网络可包括内存储块区域中的交换器，并且这些交换器用以在互连网络中路由信息。逻辑组件可包括处理控制组件，该处理控制组件用以执行各种任务(例如，调度任务、配置寄存器，以及处理全局同步、用以加速应用处理的加速器等)。互连网络可包括片上互连，该片上互连使加速器通信地耦合到动态随机存取存储器(DRAM)块，并且允许比专用DRAM块更高的延时访问。互连网络可包括加速器与DRAM块之间的专用接口，从而能够以比其他块更高的优先级从对应的加速器实现高带宽和低延时DRAM访问。在一个示例性实现方式中，互连网络包括形成具有不同拓扑的片上网络(NoC)的片上互连。
[0009]本
技术实现思路
被提供来以简化形式引入在下面在具体实施方式中进一步描述的构思的选择。本
技术实现思路
不旨在标识所要求保护的主题的关键特征或必要特征，它也不旨在用于限制所要求保护的主题的范围。
附图说明
[0010]附图被并入在本说明书中并形成本说明书的一部分，以用于示例性地图示本专利技术的原理，而不旨在将本专利技术限于其中图示的特定实现方式。除非另外具体地指示，否则附图未按比例绘制。本技术的实施例作为示例而不作为限制被图示在附图的图中，并且在附图中，相似的附图标记是指类似的元件。除非另外指示，否则附图不一定按比例绘制。
[0011]图1是本专利技术一个实施例中，互连网络的一部分位于在内存阵列组件上方的区域的示例性内存储系统的框图。
[0012]图2是本专利技术一个实施例中，互连网络的一部分不位于内存阵列组件上方的区域的示例性内存储系统的框图。
[0013]图3是本专利技术一个实施例中，互连网络的一部分位于在内存阵列组件上方的区域的示例性内存储系统的切出侧视框图。
[0014]图4是本专利技术一个实施例的互连网络的一部分位于在内存阵列组件上方的区域中的示例性内存储系统的顶视框图。
[0015]图5是本专利技术一个实施例的互连网络的一部分位于不在内存阵列组件上方的区域中的示例性内存储系统的顶视框图。
[0016]图6是本专利技术一个实施例的示例性内存储器制作方法的流程图。
[0017]图7是本专利技术一个实施例的示例性内存储器互连架构的框图。
[0018]图8是本专利技术一个实施例的PIM芯片的示例性部分的框图。
[0019]图9是本专利技术一个实施例的用于存储并处理信息的示例性计算系统的框图。
[0020]图10是本专利技术一个实施例的示例性处理核心配置的框图。
具体实施方式
[0021]现在将详细地参考本技术的实施例，其示例被图示在附图中。虽然将结合这些实施例描述本技术，但是应理解，它们不旨在将本技术限于这些实施例。相反，本专利技术旨在涵盖可以被包括在如由所附权利要求所限定的本专利技术的范围内的替代方案、修改和等同物。此外，在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内存内处理(PIM)芯片，所述PIM芯片包括：内存阵列，用以存储信息，其中所述内存阵列包括：内存单元，和阵列外围组件，用以控制对所述内存单元的访问；逻辑组件，用以处理存储在所述内存阵列中的信息；以及互连网络，通信地耦合所述逻辑组件，其中所述互连网络包括第一组互连线，并且所述第一组互连线的一部分位于在所述内存阵列上方的金属区域。用以。2.根据权利要求1所述的PIM芯片，其中所述互连网络包括交换器，所述交换器用以在所述互连网络中路由信息。3.根据权利要求2所述的PIM芯片，其中所述交换器被包括在具有所述阵列外围组件的区域中。4.根据权利要求2所述的PIM芯片，其中所述交换器由所述阵列外围组件中的其他冗余组件所配置。5.根据权利要求2所述的PIM芯片，其中第二组互连线通信地耦合所述存储单元和存储器阵列外围组件，其中所述第二组互连线的一部分位于金属层1、2和3中，并且对应于所述逻辑组件的所述第一组互连线的一部分位于金属层4和5中。6.根据权利要求2所述的PIM芯片，其中所述阵列外围组件包括：列地址译码器，所述列地址译码器用以对所述存储器阵列中的列地址进行译码；以及行地址译码器，所述行地址译码器用以对所述存储器阵列中的行地址进行译码。7.一种内存内处理(PIM)芯片制作方法，所述PIM芯片制作方法包括：在所述PIM芯片的内存阵列区域中形成内存阵列；在所述PIM芯片的逻辑区域中形成逻辑组件，其中所述逻辑组件包括处理组件...

【专利技术属性】
技术研发人员：韩伟，范小鑫，牛迪民，王雨豪，段立德，郑宏忠，李双辰，
申请(专利权)人：阿里巴巴集团控股有限公司，
类型：发明
国别省市：