【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
137608号(申请日：2020年8月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
[0003]本专利技术涉及一种半导体存储装置。
技术介绍
[0004]在半导体存储装置中，由多个存储单元构成的存储单元阵列与用来控制存储单元阵列的周边元件隔着指定距离配置。在存储单元阵列与周边元件之间的区域中，配置着包含多个区块解码器的行解码器或页缓冲器，而且与行解码器相连的字线穿过，与页缓冲器相连的位线穿过。
[0005]如果半导体存储装置多功能化，行解码器或页缓冲器的数量增加，那么字线或位线的数量也会增加，芯片尺寸将会变大。
技术实现思路
[0006]实施方式提供一种即使多功能化也能抑制芯片尺寸增大的半导体存储装置。
[0007]实施方式的半导体存储装置具备：存储单元部，包含多个存储单元阵列；周边电路，执行包括对存储单元部进行的写入动作、读出动作及抹除动作的电压传输控制；以及信号线，连接于周边电路及存储单元部，至少一部分形成于非对向区域，所述非对向区域是存储单元部的形成于存储单元阵列周边的周边区域中存储单元部与周边电路不对向的区域。
[0008]根据实施方式，可提供一种即使多功能化也能抑制芯片尺寸增大的半导体存储装置。
附图说明
[0009]图1是实施方式的NAND(Not AND，与非)型闪速存储器的框图。>[0010]图2是用来对图1所示的存储单元阵列中包含的存储器面的构成加以说明的图。
[0011]图3是用来对图2所示的存储单元阵列的1个存储器面加以说明的图。
[0012]图4是用来对图3所示的配线区域加以说明的图。
[0013]图5是用来对图3所示的配线区域加以说明的图。
[0014]图6是用来对配线区域中设置逻辑电路的例子加以说明的图。
[0015]图7是用来对复用配线区域的例子加以说明的图。
[0016]图8是用来对图7所示的配线区域中设置逻辑电路的例子加以说明的图。
[0017]图9是用来对与行解码器重叠地进行配线的例子加以说明的图。
具体实施方式
[0018]以下，参照附图对实施方式加以说明。以下所示的若干实施方式是例示用来使本专利技术的技术思想具体化的装置及方法的，本专利技术的技术思想并非通过构成零件的形状、构造、配置而确定。各功能区块可以作为硬件及软件中的任一个或两者的组合来实现。不一定要像以下例子那样区分各功能区块。例如，可以由与例示的功能区块不同的功能区块来执行一部分功能。进而，可以将例示的功能区块分割成更细致的功能子区块。此外，在以下说明中，对具有相同功能及构成的要素标注相同符号，仅在必要时重复说明。
[0019]参照图1对本实施方式的作为半导体存储装置的NAND型闪速存储器加以说明。图1是实施方式的NAND型闪速存储器2的框图。
[0020]NAND型闪速存储器2具备存储单元部3、输入输出电路21、逻辑控制电路22、状态寄存器23A、地址寄存器23B、指令寄存器23C、定序器24、电压产生电路25、行解码器5、列解码器27、感测放大器组件28及数据寄存器29。
[0021]存储单元部3具备多个存储器面。图1中，作为一例，示出4个存储器面30、31、32、33。多个存储器面各自具备多个存储单元晶体管。为了对存储单元晶体管施加电压，而在存储单元部3配设多条位线、多条字线及源极线等。下文将对存储器面的具体构成进行叙述。
[0022]输入输出电路21及逻辑控制电路22经由NAND总线(未图示)连接于存储器控制器(未图示)。输入输出电路21经由NAND总线在存储器控制器之间收发信号DQ(例如DQ0～DQ7)。
[0023]逻辑控制电路22从存储器控制器3经由NAND总线接收外部控制信号(例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn及写入保护信号WPn)。信号名上附加的“n”表示低电平有效。另外，逻辑控制电路22经由NAND总线向存储器控制器3发送待命/忙碌信号RBn。
[0024]信号CEn实现NAND型闪速存储器2的选择，当选择该NAND型闪速存储器2时生效。信号CLE实现将作为信号DQ发送的指令锁存在指令寄存器中。信号ALE实现将作为信号DQ发送的地址锁存在地址寄存器中。信号WEn实现写入。信号REn实现读出。信号WPn是在禁止写入及抹除时生效。信号RBn表示NAND型闪速存储器2是处于待命状态(可受理来自外部的命令的状态)还是处于忙碌状态(无法受理来自外部的命令的状态)。存储器控制器3通过从NAND型闪速存储器2接收信号RBn，可获知NAND型闪速存储器2的状态。
[0025]状态寄存器23A暂时保存NAND型闪速存储器2的动作所需的数据。地址寄存器23B暂时保存地址。指令寄存器23C暂时保存指令。状态寄存器23A、地址寄存器23B、及指令寄存器23C例如包含SRAM(Static Random Access Memory，静态随机存取存储器)。
[0026]定序器24从指令寄存器23C接收指令，并按照基于该指令的序列统括地控制NAND型闪速存储器2。
[0027]电压产生电路25从NAND型闪速存储器2的外部接收电源电压，使用该电源电压产生写入动作、读出动作及抹除动作所需的多个电压。电压产生电路25将产生的电压供给到存储单元部3、行解码器5及感测放大器组件28等。
[0028]行解码器5从地址寄存器23B接收行地址，对该行地址进行解码。行解码器5基于已解码的行地址进行字线等的选择动作。然后，行解码器5向存储单元部3传输写入动作、读出动作及抹除动作所需的多个电压。
[0029]列解码器27从地址寄存器23B接收列地址，对该列地址进行解码。列解码器27基于已解码的列地址进行位线的选择动作。
[0030]感测放大器组件28在读出动作时，对从存储单元晶体管读出到位线的数据进行感测及放大。另外，感测放大器组件28在写入动作时将写入数据传输到位线。
[0031]数据寄存器29在读出动作时，暂时保存由感测放大器组件28传输的数据，并将其串列传输到输入输出电路21。另外，数据寄存器29在写入动作时，暂时保存由输入输出电路21串列传输的数据，并将其并行传输到感测放大器组件28。数据寄存器29包含SRAM等。
[0032]将电源电压VCC及接地电压VSS经由对应的端子施加到NAND型闪速存储器2。在本实施方式的说明中，也将输入输出电路21、逻辑控制电路22、状态寄存器23A、地址寄存器23B、指令寄存器23C、定序器24、及电压产生电路25称为周边电路6。另外，也将列解码器27、感测放大器组件28、及数据寄存器29称为页缓冲器4。可以从周边电路6中省略一部分构成要素，也可以组入未图示的其它构成要素。可本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，具备：存储单元部，包含多个存储单元阵列；周边电路，执行包括对所述存储单元部进行的写入动作、读出动作及抹除动作的电压传输控制；以及信号线，连接于所述周边电路及所述存储单元部，至少一部分形成于非对向区域，所述非对向区域是所述存储单元部的形成于所述存储单元阵列周边的周边区域中所述存储单元部与所述周边电路不对向的区域。2.根据权利要求1所述的半导体存储装置，其中所述信号线穿过俯...
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。