本发明专利技术公开一种提供一种DFT测试装置、测试系统以及测试方法，涉及数字电路技术领域，能够在不损失测试覆盖率的前提下，减少DFT测试的功耗。所述DFT测试装置包括：输入寄存单元、独热码发生器、多个第一数据选择器以及多个时钟门控器。输入寄存单元的输出端与独热码发生器的输入端电连接，独热码发生器的多个输出端分别与多个第一数据选择器的第一输入端一一对应电连接。多个第一数据选择器的选择端，以及多个第一数据选择器的第二输入端均与外部扫描使能信号端电连接，多个第一数据选择器的输出端与多个时钟门控器的测试使能端电连接。多个时钟门控器的使能端均与同一外部功能逻辑信号端电连接。能逻辑信号端电连接。能逻辑信号端电连接。
【技术实现步骤摘要】
一种DFT测试装置、测试系统以及测试方法
[0001]本专利技术涉及数字电路领域，尤其涉及一种DFT测试装置、测试系统以及测试方法。
技术介绍
[0002]目前，随着集成电路的高速发展，芯片集成度越来越高，导致逻辑规模和工作模式也越来越复杂，基于芯片级的可测试性设计(Design for test，缩写为DFT)就越来越重要。
[0003]在现有的DFT测试方案中，业界通过对时钟门控（Clock Gating）的测试使能端（Test Enable，缩写为TE）的处理，能够在不损失测试覆盖率的前提下，提高测试效率，减少测试时间。但是，在对规模较大的芯片进行测试时，在捕获阶段，所有的时钟门控都打开，待测逻辑电路中的寄存器会因为时钟翻转，产生比较大的功耗，进而导致IR压降较大，影响DFT测试的可靠性。
技术实现思路
[0004]本专利技术的目的在于提供一种DFT测试装置、测试系统及测试方法，用于芯片测试，能够在不损失测试覆盖率的前提下，减少DFT测试的功耗。
[0005]第一方面，本专利技术提供一种DFT测试装置，用于对芯片的待测逻辑电路进行测试。该DFT测试装置包括：输入寄存单元、独热码发生器、多个第一数据选择器以及多个时钟门控器。输入寄存单元的输出端与独热码发生器的输入端电连接，独热码发生器的多个输出端分别与多个第一数据选择器的第一输入端一一对应电连接。
[0006]多个第一数据选择器的选择端，以及多个第一数据选择器的第二输入端均与外部扫描使能信号端电连接，多个第一数据选择器的输出端与多个时钟门控器的测试使能端电连接。多个时钟门控器的使能端均与同一外部功能逻辑信号端电连接。
[0007]与现有技术相比，本专利技术提供的DFT测试装置中，输入寄存单元的输出端与独热码发生器的输入端电连接，独热码发生器的多个输出端分别与多个第一数据选择器的第一输入端一一对应电连接。多个第一数据选择器的选择端，以及多个第一数据选择器的第二输入端均与外部扫描使能信号端电连接，多个第一数据选择器的输出端与多个时钟门控器的测试使能端电连接。多个时钟门控器的使能端均与同一外部功能逻辑信号端电连接。基于此，在捕获阶段，输入寄存单元向独热码发生器提供输入信号，独热码发生器根据输入信号生成多个独热码控制信号，并将多个独热码控制信号输入至多个第一数据选择器的第一输入端。由于独热码的编码特性，在多个独热码控制信号中有且仅有一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号。外部扫描使能信号端向多个第一数据选择器的选择端输入第一扫描使能信号，此时，第一扫描使能信号为第二控制信号，多个第一数据选择器在扫描使能信号的作用下，将多个独热码控制信号输入至多个时钟门控器测试使能端。外部功能逻辑信号端分别向多个时钟门控器的使能端提供功能逻辑信号。当功能逻辑信号为第二控制信号时，至多一个第一数据选择器对应连接的时钟门控器打开，以实现对待测逻辑电路的测试。因此，本专利技术提供的DFT测试装置在捕获阶段，可以控制
时钟门控器正常打开，或者关闭，满足对待测逻辑电路的测试需求，不会损失测试覆盖率。
[0008]此外，在捕获阶段，当功能逻辑信号为第二控制信号时，本专利技术提供的DFT测试装置能够通过独热码发生器控制时钟门控器的打开数量，减少测试过程中寄存器产生的时钟翻转次数，降低测试翻转率，进而减少功耗。
[0009]由上可知，本专利技术提供的DFT测试装置能够在不损失测试覆盖率的前提下，减少DFT测试的功耗。
[0010]第二方面，本专利技术还提供一种测试系统，包括第一方面提供的DFT测试装置。
[0011]与现有技术相比，本专利技术提供的测试系统的有益效果与上述技术方案所述DFT测试装置的有益效果相同，此处不做赘述。
[0012]第三方面，本专利技术还提供一种DFT测试方法，应用于第一方面提供的DFT测试装置。该DFT测试方法包括：在捕获阶段，控制输入寄存单元向独热码发生器提供输入信号。响应于输入信号，控制独热码发生器生成多个独热码控制信号，并将多个独热码控制信号输入至多个第一数据选择器的第一输入端，其中，多个独热码控制信号中的一个独热码控制信号为第一控制信号，其它独热码控制信号均为第二控制信号。控制外部扫描使能信号端向多个第一数据选择器的选择端以及第二输入端输入第一扫描使能信号。响应于第一扫描使能信号，多个第一数据选择器将多个独热码控制信号输入至多个时钟门控器测试使能端。控制外部功能逻辑信号端分别向多个时钟门控器提供功能逻辑信号。当功能逻辑信号为第二控制信号时，至多一个第一数据选择器对应连接的时钟门控器打开。
[0013]与现有技术相比，本专利技术提供的DFT测试方法的有益效果与上述技术方案所述DFT测试装置的有益效果相同，此处不做赘述。
附图说明
[0014]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为现有技术中DFT测试装置的连接电路图；图2为本专利技术实施例提供的DFT测试装置的连接示意图；图3为本专利技术实施例提供的扫描寄存模块的电路示意图；图4为本专利技术实施例提供的DFT测试方法的流程图。
[0015]附图标记：11
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功能逻辑信号端，
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12
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扫描输入信号端，13
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扫描使能信号端，
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CLK
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时钟信号端，20
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扫描寄存器，
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30
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数据选择器，40
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时钟门控单元，
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50
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待测逻辑单元，21
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输入寄存单元，
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22
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独热码发生器，31
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第一数据选择器，
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41
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时钟门控器，51
‑
待测逻辑电路，
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211
‑
第二数据选择器，212
‑
D触发器。
具体实施方式
[0016]为了便于清楚描述本专利技术实施例的技术方案，在本专利技术的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。例如，第一阈值和第二阈值仅仅是为了区分不同的阈值，并不对其先后顺序进行限定。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
[0017]需要本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种DFT测试装置，用于对芯片的待测逻辑电路进行测试，其特征在于，包括：输入寄存单元、独热码发生器、多个第一数据选择器以及多个时钟门控器；所述输入寄存单元的输出端与所述独热码发生器的输入端电连接，所述独热码发生器的多个输出端分别与所述多个第一数据选择器的第一输入端一一对应电连接；所述多个第一数据选择器的选择端，以及所述多个第一数据选择器的第二输入端均与外部扫描使能信号端电连接，所述多个第一数据选择器的输出端与所述多个时钟门控器的测试使能端电连接；所述多个时钟门控器的使能端均与同一外部功能逻辑信号端电连接。2.根据权利要求1所述的DFT测试装置，其特征在于，所述时钟门控器的个数为X，所述第一数据选择器的个数为Y；其中，X≥Y，且X与Y均为正整数；当X=Y时，所述第一数据选择器与所述时钟门控器一一对应连接；当X＞Y时，所述第一数据选择器与多个所述时钟门控器对应连接。3.根据权利要求2所述的DFT测试装置，其特征在于，所述独热码发生器具有N个输入端，以及2
N
个输出端；其中，N为正整数；且2
N
‑1＜Y≤2
N
。4.根据权利要求1所述的DFT测试装置，其特征在于，所述输入寄存单元包括多个串链寄存器，所述独热码发生器的输入端的数量等于所述串链寄存器的数量，每个所述串链寄存器的输出端与所述独热码发生器的输入端一一对应连接。5.根据权利要求4所述的DFT测试装置，其特征在于，所述多个串链寄存器均串链在同一条扫描链；或，所述多个串链寄存器串链在不同的扫描链上。6.根据权利要求4所述的DFT测试装置，其特征在于，所述串链寄存器包括第二数据选择器和D触发器，其中：所述第二数据选择器的第一输入端与所述D触发器的输出端电连接，所述第二数据选择器的第二输入端与外部扫描输入信号端电连接，所述第二数据选择器的选择端与所述外部扫描使能信号端电连接，所述第二数据选择器的输出端与所述D触发器的数据输入端电连接；所述D触发...
【专利技术属性】
技术研发人员：李仲勋，刘彬斌，
申请(专利权)人：成都爱旗科技有限公司，
类型：发明
国别省市：
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