半导体装置制造方法及图纸

本实施方式的半导体装置具备包含配线层的配线衬底。第1半导体芯片设置在配线衬底的上方。金属线连接第1半导体芯片与配线衬底。硅芯片设置在第1半导体芯片的上方，且覆盖在金属线的上方。树脂层将第1半导体芯片、硅芯片及金属线密封。硅芯片与配线衬底绝缘。硅芯片与配线衬底绝缘。硅芯片与配线衬底绝缘。

【技术实现步骤摘要】
半导体装置
[0001]相关申请案
[0002]本申请案享有以日本专利申请案2020
‑
141124号(申请日期：2020年8月24日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。


[0003]实施方式涉及一种半导体装置。

技术介绍

[0004]半导体封装件是通过将搭载在配线衬底上的半导体芯片以树脂材料密封而构成的。但近年来，半导体封装件逐渐小型化及薄型化，从而半导体芯片上的树脂材料的膜厚逐渐变小。
[0005]而另一方面，为了识别产品，会通过激光标记技术在半导体封装件的树脂材料的正面刻印上文字。激光标记会从树脂材料的正面开始一直到一定深度地，对树脂材料造成损伤，具体情况取决于激光强度如何。如果树脂材料的厚度过小，就会存在对半导体芯片或接合线造成损伤的风险。

技术实现思路

[0006]实施方式提供一种既能降低树脂材料的厚度，又能保护内部的半导体芯片不被激光标记所损伤的半导体装置。
[0007]本实施方式的半导体装置具备包含配线层的配线衬底。第1半导体芯片设置在配线衬底的上方。金属线连接第1半导体芯片与配线衬底。硅芯片设置在第1半导体芯片的上方，且覆盖在金属线的上方。树脂层将第1半导体芯片、硅芯片及金属线密封。硅芯片与配线衬底绝缘。
附图说明
[0008]图1是表示第1实施方式的半导体装置的构成例的剖视图。
[0009]图2是表示第1实施方式的半导体装置的构成例的俯视图。
[0010]图3A是表示虚设芯片及粘接层的局部的构成例的剖视图。
[0011]图3B是表示第1实施方式的变化例的半导体装置的构成例的剖视图。
[0012]图4～6是表示第1实施方式的半导体装置的制造方法的一例的剖视图。
[0013]图7是表示第1实施方式的变化例1的半导体装置的构成例的剖视图。
[0014]图8是表示第1实施方式的变化例1的半导体装置的构成例的俯视图。
[0015]图9是表示第1实施方式的变化例2的半导体装置的构成例的剖视图。
[0016]图10是表示第1实施方式的变化例2的半导体装置的构成例的俯视图。
[0017]图11A是表示第2实施方式的半导体装置的构成例的剖视图。
[0018]图11B是表示第2实施方式的半导体装置的构成例的剖视图。
[0019]图12是表示第2实施方式的半导体装置的构成例的俯视图。
[0020]图13～15是表示第2实施方式的半导体装置的制造方法的一例的剖视图。
具体实施方式
[0021]下面，参照附图对本专利技术的实施方式进行说明。本实施方式并非要限定本专利技术。以下实施方式中，配线衬底的上下方向表示以供设置半导体芯片的面为上时的相对方向，有时会与按照重力加速度所规定的上下方向不同。附图是示意图或概念图，各部分的比例等未必与实际情况相同。说明书及附图中，与已参照既有附图在上文加以叙述的要素相同的要素被标注相同符号，且详细说明将酌情予以省略。
[0022](第1实施方式)
[0023]图1是表示第1实施方式的半导体装置1的构成例的剖视图。图2是表示第1实施方式的半导体装置1的构成例的俯视图。图1表示出了沿着图2的A
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A线剖开所得的剖面。
[0024]半导体装置1具备配线衬底10、控制器芯片20、粘接层30、金属线40、虚设芯片50、存储器芯片60、树脂层80及金属凸块90。
[0025]半导体装置1例如为在配线衬底10上安装存储器芯片60及控制器芯片20并以树脂层80将其密封所得的半导体封装件。半导体封装件例如可为BGA(Ball Grid Array，球状栅格阵列)、LGA(Land Grid Array，平台栅格阵列)等。
[0026]配线衬底10是将多个树脂层11与多个配线层12积层而构成的。对于作为有机材料层的树脂层11，例如可使用玻璃材料及树脂材料。例如，树脂层11可为使玻璃纤维含有环氧树脂所得的玻璃环氧树脂等。对于配线层12，例如可使用铜、钨等低电阻金属。
[0027]在配线衬底10设置有多个与任一配线层12电连接的电极垫15。在电极垫15接合有金属线40。电极垫15经由金属线40与设置在存储器芯片60的多个电极垫65、或设置在控制器芯片20的多个电极垫25中的任一者电连接。
[0028]存储器芯片60例如为用来搭载NAND型闪速存储器的半导体芯片。控制器芯片20例如为用来控制存储器芯片60的半导体芯片。存储器芯片60及控制器芯片20安装在同一配线衬底10上，并由树脂层80密封。由此，半导体装置1构成为1个半导体封装件。可为单个存储器芯片60搭载在配线衬底10上，也可为多个存储器芯片60积层在配线衬底10上。此外，也可为配线衬底10上进而安装有其他半导体芯片。另外，半导体装置1也可为存储器以外的其他LSI(large
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scale integrated circuit，大规模集成电路)。
[0029]电极垫65与设置在存储器芯片60内的多个半导体元件中的任一者电连接。在电极垫65接合有金属线40。电极垫65与电极垫15经由金属线40电连接。
[0030]电极垫25与设置在控制器芯片20内的多个半导体元件中的任一者电连接。在电极垫25接合有金属线40。电极垫25与电极垫15经由金属线40电连接。这样一来，金属线40就会连接在存储器芯片60与配线衬底10之间、及控制器芯片20与配线衬底10之间，将存储器芯片60与配线衬底10之间、及控制器芯片20与配线衬底10之间电连接。对于金属线40，例如可使用金等低电阻金属。
[0031]控制器芯片20及存储器芯片60通过粘接层30粘接于配线衬底10。本实施方式中，控制器芯片20并未设置在存储器芯片60上，而是经由粘接层30设置在配线衬底10的上方。控制器芯片20及存储器芯片60经由金属线40电连接于配线衬底10的任一配线层12。
[0032]在所积层的存储器芯片60中最上层的存储器芯片60(下面，也称存储器芯片60a)上设置有虚设芯片50。虚设芯片50对数据的写入及读出等电学动作毫无帮助。虚设芯片50例如为不含半导体元件的半导体芯片。虚设芯片50可为材质与构成存储器芯片60及控制器芯片20的半导体衬底相同的半导体芯片。虚设芯片50例如为由硅衬底构成的硅芯片。
[0033]虚设芯片50具备正面F51及与正面F51呈相反侧的背面F52。虚设芯片50的背面F52经由粘接层30(下面，也称粘接层30a)粘接于存储器芯片60a的正面。如下述图3A所示，在虚设芯片50的正面F51及背面F52设置有氧化硅膜(自然氧化膜)53。粘接层30a设置在背面F52的氧化硅膜53与存储器芯片60a之间。另一方面，在虚设芯片50的正面F51上设置有树脂层80。在树脂层80的正面，形成有使用激光标记等方法刻印的凹部70。如图2所示，从虚设芯片50的正面F51的上方(存储器芯片本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于具备：配线衬底，具有配线层；第1半导体芯片，设置在所述配线衬底的上方；金属线，连接所述第1半导体芯片与所述配线衬底；硅芯片，设置在所述第1半导体芯片的上方，且覆盖在所述金属线的上方；以及树脂层，将所述第1半导体芯片、所述硅芯片及所述金属线密封；且所述硅芯片与所述配线衬底绝缘。2.根据权利要求1所述的半导体装置，其特征在于：在所述第1半导体芯片与所述配线衬底之间还具有第2半导体芯片，且所述第1半导体芯片与所述第2半导体芯片是存储器芯片。3.根据权利要求1所述的半导体装置，其特征在于：在所述第1半导体芯片与所述配线衬底之间还具有第2半导体芯片，且所述第1半导体芯片是控制器芯片，所述第2半导体芯片是存储器芯片。4.根据权利要求1所述的半导体装置，其特征在于：所述硅芯片包含第1面及相对于所述第1面为相反侧的第2面，且所述硅芯片在所述第2面侧包括氧化硅膜，所述第2面与所述配线衬底相对向。5.根据权利要求4所述的半导体装置，其特征在于：所述金属线与所述硅芯片接触。6.根据权利要求1所述的半导体装置，...

【专利技术属性】
技术研发人员：山下真司，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：