高电流半导体装置中低电阻低电感互连的制造方法制造方法及图纸

本发明专利技术提供一种制造用于高电流半导体倒装芯片产品的低电阻低电感装置的方法。生产一结构，其包括具有金属化迹线（１０２）的半导体芯片（１０１）、与所述迹线接触的铜线，和铜凸块，所述铜凸块以有序且重复的布置位于每一线上，使得一条线的所述凸块定位在相邻线的相应凸块之间的中间位置附近。提供具有细长铜引线的衬底，所述引线具有第一和第二表面，所述引线与所述线成直角定向。使用焊接元件将每一引线的所述第一表面连接到交替线的所述相应凸块。最后，将组装件封装在模制化合物中，使得所述第二引线表面保持未经封装。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及半导体装置和工艺的领域；且更特定来说，涉及一种制造具有低 电阻且可提供高功率、低噪声和高速度的高性能倒装芯片半导体装置的方法。#狄^在集成电路(IC)技术的当前趋势中存在向更高度的集成、縮小的组件特征尺寸和 更高的速度发展的动力。此外，存在控制成本/性能比的无情压力，其通常转化为对追求 更低成本解决方案的动力。更高水平的集成包含对更高数量的信号线和电力线的需要， 但更小的特征尺寸使得越来越难以保持无相互干扰的清楚信号。这些趋势和要求不仅支配了并入有IC的半导体芯片，而且也支配容纳且保护IC芯片的封装。与传统的线接合组装相比，倒装芯片组装在硅集成电路(IC)装置的制造工艺流程中的日益风行受到若干事实的推动。首先，当降低了与常规线接合互连技术相关的寄生 电感时，可共同改进半导体装置的电性能。第二，倒装芯片组装与线接合相比通常在芯 片与封装之间提供更高的互连密度。第三，在许多设计中，倒装芯片组装比线接合消耗更少的硅"不动产(real estate)",且因此有助于节省硅面积且降低装置成本。且第四， 当采用并发群接合(concurrent gang-bonding)技术而非连续的个别接合步骤时，通常可 降低制造成本。在制造工艺中球形接合的标准方法使用焊球和其回流技术。这些互连方法比线接合 更昂贵。此外，在焊球所附接装置的某些应力和寿命测试中存在严重的可靠性问题。产 品管理者要求倒装芯片组装产品的更高性能，但也要求线接合装置的更低成本和更高可 靠性。另外，倒装芯片组装产品的更高性能即使在在小型化装置中仍应延续，其目前遇 到由使用常规焊球技术引起的严重技术困难。
技术实现思路
本专利技术申请人认识到需要开发一种考虑由半导体芯片、装置封装和外部板组成的完 整系统以提供优越产品特征的技术方法，所述优越产品特征包含低电阻低电感、高可靠 性和低成本。最小电感和噪声是高速度的先决条件，且减小的电阻是高功率的先决条件。组装的整个系统方法也应提供机械稳定性和较高的产品可靠性，尤其在加速应力测试(温 度循环、坠落测试等)中。制造方法应足够灵活以适用于具有縮小的几何形状的半导体 产品系列，其包括衬底和板，以及较广范围的设计和工艺变化。本专利技术的一个实施例是一种用于制造用于高电流半导体倒装芯片产品的低电阻低电 感互连结构的方法。提供半导体晶片，其具有金属化迹线、由覆层保护的晶片表面，和 所述覆层中用以暴露金属化迹线的部分的窗。优选通过电镀在所述覆层上形成铜线；所 述线通过使用金属填充所述窗来与所述迹线接触。接着，在所述线和剩余晶片表面上沉 积光可成像绝缘材料层。在所述绝缘材料中打开窗以暴露所述线的部分，在每一线上以 有序且重复的布置选择所述窗的位置，使得一条线的窗定位在相邻线的相应窗之间的中 间位置附近。铜凸块优选通过电镀而形成于所述窗中，且与所述线接触。某些装置特征在制造流程中服务于多个目的。光可成像绝缘层兼用作在组装工艺中 对流动焊料的保护。启用电镀步骤所需的光致抗蚀剂层兼用作对进行电镀的铜元件的厚 度控制。本专利技术的另一实施例是一种用于制造用于高电流半导体倒装芯片产品的低电阻低电 感装置的方法。提供一结构，其包括具有金属化迹线的半导体芯片、与所述迹线接触的 铜线，和铜凸块，所述铜凸块以有序且重复的布置位于每一线上，使得一条线的凸块定 位在相邻线的相应凸块之间的中间位置附近。另外，提供具有细长铜引线的衬底，所述 引线具有第一和第二表面且经定向为与所述线成直角。使用焊接元件将每一引线的第一表面连接到交替线的相应凸块。最后，将组装件封装在模制化合物中，使得第二引线表 面保持未经封装。本专利技术的另一实施例是一种用于制造用于高电流半导体倒装芯片装置的低电阻低电 感互连系统的方法。提供如上所述经封装的装置，其中引线表面未经封装。另外，提供 电路板，其具有平行于所述引线的铜接触衬垫。使用焊接层将装置引线表面附接到板衬 垫。附图说明图1A是半导体晶片的一部分的横截面，其描绘在晶片覆层中打开窗以暴露金属化迹 线的一部分。图1B是经图案化金属迹线的俯视图，其作为说明如图1A中所示选择要打开的窗的 数百和位置的实例。图1C是经图案化金属迹线的透视图，其作为说明如图1A中所示选择要打开的窗的数目和位置的实例。图2到图5是示范性制造方法的步骤中图1的晶片部分的横截面。图6A是图2到图5的晶片部分的横截面，其描绘第一光致抗蚀剂层、势垒层和种子层的移除。图6B是图1B的经图案化金属迹线的部分的俯视图，其作为说明铜线的数目和位置 的实例。图6C是图1C的经图案化金属迹线的部分的透视图，其作为说明铜线的数目和位置 的实例。图7是图6A的晶片部分的横截面，其描绘光可成像绝缘材料层在晶片表面上的沉积 和暴露。图8A是图7的晶片部分的横截面，其描述在绝缘材料中打开窗以暴露所述线的一部分。图8B是图6B的经图案化金属迹线的部分的俯视图，其作为说明如图8A中所示选择要打开的绝缘窗位置的实例；未展示绝缘材料。图8C是图8B的晶片部分的透视图，其说明绝缘窗位置的选择；展示了绝缘材料。图9到图12是图8A的晶片部分的横截面，其展示示范性制造方法中的步骤。图13A是图12的晶片部分的横截面，其描绘第二光致抗蚀剂层、势垒层和种子层的移除。图13B是图8C的晶片部分的示意性透视图，其说明沉积在选定绝缘窗中的铜凸块。 图14A是图13B的晶片部分的示意性透视图，其说明将铜凸块组装到衬底引线。 图14B是图14A的倒装组装件的示意性横截面。图15是图14B的倒装组装件的示意性横截面，其说明将所述组装件封装在模制化合 物中。具体实施例方式本专利技术涉及2006年8月16日申请的标题为"具有低电阻和低电感的高电流半导体 装置系统 (High Current Semiconductor Device System Having Low Resistance And Inductions)"的PCT/US06/31933。图1A到图15说明适合高电流半导体装置和系统的低电阻低电感互连的制造方法中 的某些工艺步骤。图IA展示半导体晶片101的一部分，其具有金属化迹线102，且由覆 层103来保护。对于许多装置来说，半导体晶片是硅或锗化硅，但对于其它装置来说，晶片可为砷化镓或半导体产品制造中所使用的任何其它化合物。用于许多装置的金属化 迹线是铝或铝合金，对于其它装置来说，其为铜或铜合金；厚度范围通常为0.5到lnm。 在许多装置中，迹线102的金属化水平是所述装置的若干金属化水平中的最高水平。覆 层通常为氮化硅或氮氧化硅，其厚度范围为从约0.7到1.2 在某些装置中，覆层为若干层的堆叠，例如半导体上的二氧化硅和作为最外层的氮化硅或氮氧化硅。堆叠的厚 度通常在0.7与1.5 iam之间。在覆层103中打开宽度为104的窗以暴露金属化迹线102的一部分。图1B的俯视图 所提供的实例为一装置的平行金属化迹线110、 111, ......, lln以及用以暴露所述金属化迹线的覆层开口 110a、 110b， ......， llna、 llnb.......的数目和分布。图1C以透视图重现图1B的金属化迹线。如图2所示， 一对金属层201和202沉积在晶片表面上，其包含窗104;优选本文档来自技高网...

【技术保护点】
一种用于制造用于高电流半导体倒装芯片产品的低电阻低电感互连结构的方法，其包括以下步骤：　提供半导体晶片，所述半导体晶片具有金属化迹线、由覆层保护的晶片表面，和　所述覆层中用以暴露所述金属化迹线的若干部分的窗；　在所述覆层上形成铜线，通过用金属填充所述窗来接触所述迹线；　将光可成像绝缘材料层沉积在所述线和剩余的晶片表面上；　在所述绝缘材料中打开窗以暴露所述线的若干部分，在每一线上以有序且重复的布置选择所述窗的位置，使得一条线的所述窗定位在相邻线的相应窗之间的中间位置附近；以及　在所述窗中形成与所述线接触的铜凸块。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：伯恩哈德P朗格，安东尼L科伊尔，广X麦，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：US[美国]