提供可维持较低的导通电压并谋求高速化的半导体装置。半导体装置（１０ａ）具有：具有主表面（１２）的半导体衬底（１１）；半导体元件，具有形成在所述半导体衬底（１１）上的绝缘栅型场效应部。半导体元件包括ｎ↑［－］区域（１０１）、ｎ型源极区域（１０３）、ｐ型基极区域（１０５）、ｎ↑［＋］区域（１０７）以及栅电极（１１３）。ｎ↑［－］区域（１０１）以及ｎ型源极区域（１０３）形成在主表面（１２）上。ｐ型基极区域（１０５）以与ｎ型源极区域（１０３）邻接的方式形成在主表面（１２）上。ｎ↑［＋］区域（１０７）以与ｐ型基极区域（１０５）邻接、且夹持ｐ型基极区域（１０５）而与ｎ型源极区域（１０３）面对的方式形成在主表面（１２）上，并且，具有比ｎ↑［－］区域（１０１）高的杂质浓度。ｎ↑［－］区域在主表面（１２）上以与ｐ型基极区域（１０５）以及ｎ↑［＋］区域（１０７）邻接的方式形成。
【技术实现步骤摘要】
本专利技术涉及半导体装置，特别涉及包括具有绝缘栅型场效应部的半 导体元件的半导体装置。
技术介绍
功率MOSFET (Metal Oxide Semiconductor Field Effect Transistor: 场效应晶体管)、IGBT (Insulated Gate Bipolar Transistor:绝缘栅型双 极晶体管)、二极管等功率半导体元件用作功率用途的半导体装置。为 使功率半导体元件通电时的损失降低，要求低电阻化和高速化。 一般， 在功率半导体元件中，低电阻化和高速化是相反的关系，制造具有低电阻化和高速化这两者良好特性的功率半导体元件是困难的。以同时实现高速动作化和低导通电阻化为目的技术例如在特开平 8-288303号公报(专利文献1 )中公开。在该专利文献l中，公开了在 基极区域(第二杂质扩散区域)的側部具有与基极区域相反的导电型的 高浓度杂质区域(第三杂质扩散区域)的纵型场效应晶体管。此外，如上所述，在基极区域的侧部形成高浓度杂质区域的结构例 如也在特开平10 - 242458号公报(专利文献2 )、特开平8 - 125172号 公报(专利文献3)等中公开。此外，作为用于减小反馈电容(feedback capacitance)的技术，在 特开平3 - 029328号公报(专利文献4)中，公开了位于活性区域的保 护膜的厚度比位于非活性区域的保护膜的厚度薄的肖特基结型场效应 晶体管。在所述专利文献1-3中，利用形成在基极区域侧部的高浓度杂质 区域，导通电压减小，但是，谋求高速化是困难的。下面，对此进行说 明。为了谋求高速化，需要降低反馈电容。在此，所谓的反馈电容，是 通过绝缘膜而在栅电极与基极区域之间产生的绝缘膜电容和在基极区 域及其侧部区域的pn结中耗尽层扩大的区域所产主的耗尽层电容 (depletion capacitance )之和。在所述专利文献1 ~ 3的结构中，由于设置在基极区域侧部的高浓度区域包含较多载流子，所以，从基极区域与高浓度区域的pn结朝向高浓度区域的耗尽层的延伸被限制。由此，在 所述专利文献1~3的结构中，高浓度区域在基极区域的侧部整体上延 伸的情况下，在基极区域的侧部整体，耗尽层的延伸被限制，其结果是， 在该高浓度区域，耗尽层电容增加，并且反馈电容增加。因此，存在由 于反馈电容的增加而不能够谋求高速化的问题。此外，在所述专利文献4中，通过降低绝缘膜电容，从而可以减小 反馈电容。但是，没有公开降低形成有沟道的区域的导通电压的技术， 存在导通电压较高的问题。
技术实现思路
因此，本专利技术的目的在于提供一种可以维持较低的导通电压、并且 通过减小反馈电容来实现高速化的半导体装置。本专利技术的半导体装置具有半导体衬底，具有主表面；半导体元件， 具有形成在半导体衬底上的绝缘栅型场效应部。半导体元件包括第 一区 域、源极区域、基极区域、第二区域、绝缘膜和栅电极。第一区域形成 在主表面上，是第一导电型。源极区域形成在主表面上，是第一导电型。 基极区域以与源极区域邻接的方式形成在主表面上，是第二导电型。第 二区域以与基极区域邻接邻接、且夹持基极区域而与源极区域面对的方 式形成在主表面上，并且，具有比第一区域高的杂质浓度，是第一导电 型。绝缘膜形成在位于源极区域和第二区域之间的基极区域上。栅电极 形成在绝缘膜上。第 一 区域在主表面上以与基极区域邻接并且与第二区 域邻接的方式形成。根据本专利技术的半导体装置，在基极区域的侧部形成杂质浓度相对较 高的笫二区域和杂质浓度相对较低的第一区域。第二区域具有比第一区 域高的杂质浓度，所以，可以抑制乂人基^l区域和第二区域的pn结朝向 第二区域的耗尽层的延伸。由此，将第二区域配置在与源极区域对置的 基极区域的侧部，在形成于源极区域和第二区域之间的沟道上，能够使 载流子的导电型反转的距离变短。因此，为了形成沟道而可降低施加在 栅电极上的电压，所以，可维持较低的导通电压。此外，第一区域具有比第二区域低的杂质浓度，所以，从基极区域 和第一区域的pn结朝向第一区域的耗尽层的延伸变得比第二区域大。因此，将第 一 区域配置在与源极区域对置的位置以外的基极区域侧部 上，由此，可减小耗尽层电容，并且可以减小反馈电容。因此，可谋求 高速化。由此，能够兼顾低导通电压化以及高速化。本专利技术的所述以及其他目的、特征、方面以及优点可从下面结合附 图理解的与本专利技术相关的详细说明中变得清楚。附图说明图1是示出本专利技术实施方式1的半导体装置结构的概要立体图。图2是沿图i中的ii-n线的截面图。图3是沿图1中的III-III线的截面图。图4是示出本专利技术实施方式1的半导体衬底表面的p型区域和n型 区域的分布情况的平面图。图5是示出构成本专利技术实施方式1的半导体装置的半导体元件的形 成沟道的区域的动作的截面图。图6是示出构成本专利技术实施方式1的半导体装置的半导体元件的没 有形成沟道的区域的动作的截面图。图7是示出本专利技术实施方式2的半导体装置结构的概要立体图。图8是示出本专利技术实施方式3的半导体装置结构的概要立体图。图9是示出构成本专利技术实施方式4的半导体装置的半导体元件的形 成沟道的区域的截面图。图10示出构成本专利技术实施方式5的半导体装置的半导体元件，是n 型源极区域和n区域面对的区域(形成有沟道的区域)的截面图。图11示出本专利技术实施方式5的半导体衬底表面的p型区域和n型 区域的分布情况的平面图。图12示出本构成专利技术实施方式6的半导体装置的半导体元件，是n 型源极区域和n区域面对的区域(形成有沟道的区域)的截面图。图13示出本专利技术实施方式6的半导体衬底表面的p型区域和n型 区域的分布情况的平面图。图14是示出在专利文献1 ~3的结构中高浓度区域在p型基极区域 的侧部整体上延伸的情况下的半导体装置的结构的概要立体图。图15是沿图14中的XV-XV线的截面图。具体实施例方式以下，基于附图对本专利技术的实施方式进行说明。(实施方式1 )如图1所示，本实施方式的半导体装置10a具有具有主表面12 的半导体衬底11;具有形成在半导体衬底11上的绝缘栅型场效应部的 半导体元件。该半导体元件例如是IGBT、 MISFET等，此外，可以是纵 型或横型中的任何一种。半导体衬底11例如可使用硅衬底等。并且， 在图1中，部分地省略绝缘膜lll、栅电极113、层间绝缘膜115、发射 极117等进行图示。接下来，对将图1所示的结构应用于纵型IGBT的情况下的具体结 构进行说明。图2~图4是示出将图1所示的结构应用于纵型IGBT的 情况下的具体结构的图。图2以及图3分别是沿图1的各II-II线和III -III线的截面图。图4是示出半导体衬底表面的p型区域和n型区域的 分布情况的平面图。如图2~图4所示，本实施方式的半导体元件100a是纵型IGBT， 主要包括n-区域(第一区域)101、 n型源极区域103、 p型基极区域105、 n区域(第二区域)107、绝缘膜111、栅电极113、 p型集电极区域121。n-区域101形成在半导体衬底11上，并且，位于半导体衬底11的 主表面12的一部分上。p型基极区域105以与n-区域101构成pn结的 方式位于半导体衬底11的主表面12的一部分上。n型源极区域103以 与p型基本文档来自技高网...
【技术保护点】
一种半导体装置，其中， 具有：半导体衬底，具有主表面；半导体元件，具有形成在所述半导体衬底上的绝缘栅型场效应部， 所述半导体元件包括：形成在所述主表面上的第一导电型的第一区域；形成在所述主表面上的第一导电型的源极区域；以与所述源极区域邻接的方式形成在所述主表面上的第二导电型的基极区域；第一导电型的第二区域，以与所述基极区域邻接、且夹持所述基极区域而与所述源极区域面对的方式形成在所述主表面上，并且，具有比所述第一区域高的杂质浓度；绝缘膜，形成在位于所述源极区域和所述第二区域之间的所述基极区域上；形成在所述绝缘膜上的栅电极， 所述第一区域在所述主表面上以与所述基极区域邻接并且与所述第二区域邻接的方式形成。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：羽鸟宪司，楢崎敦司，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。