半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：刻蚀第一区域的伪栅两侧且位于底部功能层上方的顶部功能层和第二功能层，形成初始凹槽；去除底部功能层；在顶部功能层下方的第二功能层与基底之间、相邻的第二功能层之间填充牺牲结构，并去除位于初始凹槽下方的第二功能层，或仅在顶部功能层下方的第二功能层与基底之间填充牺牲结构，形成第一凹槽；在第一凹槽中形成第一源漏掺杂层；去除伪栅形成栅极开口；去除牺牲结构和第一区域第二功能层形成第一通槽，去除第二区域第一功能层形成第二通槽；对栅极开口和第一通槽、第二通槽进行填充，形成第一器件栅极和第二器件栅极。本发明专利技术实施例满足对叉型栅极晶体管不同类型器件具有不同沟道层数量的需求。同沟道层数量的需求。同沟道层数量的需求。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
[0003]为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
[0004]随着器件尺寸的进一步缩小，如何使具有全包围栅极结构的NMOS器件与具有全包围栅极结构的PMOS器件之间实现更小的间隔，越来越具有较高的难度和挑战。

技术实现思路

[0005]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，有利于满足叉型栅极晶体管中对不同的器件具有不同沟道层数量的需求。
[0006]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，包括沿第一方向排布的第一区域和第二区域，所述基底上形成有沿第二方向延伸的多个堆叠的沟道叠层，所述第二方向垂直于第一方向，所述沟道叠层包括第一功能层和位于第一功能层上的第二功能层，所述第一区域靠近基底的一个或多个第一功能层为底部功能层，位于所述底部功能层上方的第一功能层为顶部功能层；沿所述第一方向，在所述第一区域和第二区域的沟道叠层之间形成介电墙；形成横跨所述沟道叠层和介电墙的伪栅；刻蚀位于所述第一区域的伪栅两侧且位于底部功能层上方的顶部功能层和第二功能层，形成初始凹槽；去除所述底部功能层；在所述顶部功能层下方的第二功能层与基底之间、相邻的第二功能层之间填充牺牲结构，并去除位于初始凹槽下方的第二功能层，或者，仅在所述顶部功能层下方的第二功能层与基底之间填充牺牲结构，形成位于第一区域的伪栅两侧的第一凹槽；在所述第一凹槽中形成第一源漏掺杂层；在所述第二区域的伪栅两侧的沟道叠层中形成第二源漏掺杂层；去除所述伪栅，形成栅极开口；通过所述栅极开口，去除所述牺牲结构和第一区域的第二功能层以形成第一通槽，以及去除第二区域的第一功能层以形成第二通槽；对所述栅极开口、第一通槽和第二通槽进行填充，形成位于所述第一区域且包围介电墙露出的第一功能层的第一器件栅极，以及位于所述第二区域且包围介电墙露出的第二功能层的第二器件栅极。
[0007]相应的，本专利技术实施例还提供一种半导体结构，包括：基底，包括沿第一方向排布的第一区域和第二区域；沿第二方向延伸的第一沟道结构层，位于所述第一区域的基底上且与所述基底间隔设置，所述第二方向垂直于所述第一方向，所述第一沟道结构层包括一个或多个间隔设置的第一沟道层；沿所述第二方向延伸的第二沟道结构层，位于所述第二区域的基底上且与所述基底间隔设置，所述第二沟道结构层包括多个间隔设置的第二沟道层，所述第二沟道层的数量大于第一沟道层的数量，所述第二沟道结构层的顶面高于第一沟道结构层的顶面，低于所述第一沟道结构层的一个或多个第二沟道层作为底部沟道层，位于所述底部沟道层上方的第二沟道层作为顶部沟道层，所述顶部沟道层与所述第一沟道层交错设置；介电墙，沿所述第一方向位于所述第一区域和第二区域交界处的基底上，且覆盖所述第一沟道结构层和第二沟道结构层的侧壁；位于所述第一区域基底上的第一器件栅极，覆盖第一沟道结构层的顶部且包围所述第一沟道层，所述第一器件栅极还覆盖介电墙的侧壁；位于所述第二区域基底上的第二器件栅极，覆盖第二沟道结构层的顶部且包围所述第二沟道层，所述第二器件栅极还覆盖介电墙的侧壁；第一源漏掺杂层，位于所述第一器件栅极两侧且覆盖所述第一沟道结构层的侧壁；第二源漏掺杂层，位于所述第二器件栅极两侧且覆盖所述第二沟道结构层的侧壁。
[0008]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0009]本专利技术实施例提供的半导体结构的形成方法中，所述沟道叠层包括第一功能层和位于第一功能层上的第二功能层，第一功能层和第二功能层的数量相同；通过去除所述底部功能层，从而使第一区域的第一功能层数量小于第二区域的第一功能层数量，相应使第一区域的第一功能层数量小于第二区域的第二功能层数量；之后形成位于第一区域且包围介电墙露出的第一功能层的第一器件栅极，以及位于第二区域且包围介电墙露出的第二功能层的第二器件栅极，被器件栅极包围的功能层用于作为沟道层，也就是说，第一区域的沟道层数量小于第二区域的沟道层数量，因此，本专利技术实施例能够在第一区域和第二区域形成不同数量的沟道层，有利于满足叉型栅极晶体管(Forksheet)中对不同类型器件具有不同沟道层数量的需求，相应满足对叉型栅极晶体管中对不同器件具有不同性能的要求，例如：当叉型栅极晶体管用于形成SRAM器件时，第一区域和第二区域的沟道层数量不同，有利于减小器件单元漏电流、改善器件稳定性能、以及提高SRAM器件的密度；而且，本专利技术实施例在提供基底的步骤中，第一区域和第二区域都形成有沟道叠层，之后再去除第一区域的第二功能层和第一区域的第一功能层，将第一区域的第一功能层、以及第二区域的第二功能层保留以作为沟道层，从而将形成第一区域的沟道层和第二区域的沟道层的工艺相整合，有利于提高工艺整合度和工艺兼容性，进而有利于简化工艺步骤、缩短生产周期。
附图说明
[0010]图1至图14是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0011]图15至图17是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
[0012]图18至图19是本专利技术半导体结构一实施例的结构示意图。
具体实施方式
[0013]随着器件尺寸的进一步缩小，如何使具有全包围栅极结构的NMOS器件与具有全包围栅极结构的PMOS器件之间实现更小的间隔，越来越具有较高的难度和挑战。
[0014]目前提出了一种叉型栅极晶体管(Forksheet)，在叉型栅极晶体管中，在NMOS器件和PMOS器件之间设置有介电墙(Dielectric Wall)，有利于使NMOS器件和PMOS器件之间实现更小的间隔。
[0015]但是，目前在叉型栅极晶体管中，NMOS器件和PMOS器件的沟道层数量相同，难以满足对叉型栅极晶体管中对器件性能的要求。
[0016]为了解决所述技术问题，本专利技术实施例提供的半导体结构的形成方法中，所述沟道叠层包括第一功能层和位于第一功能层上的第二功能层，第一功能层和第二功能层的数量相同；通过去除所述底部功能层，从而使第一区域的第一功能层数量小于第二区域的第一功能层数量，相应使第一区域的第一功能层数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，包括沿第一方向排布的第一区域和第二区域，所述基底上形成有沿第二方向延伸的多个堆叠的沟道叠层，所述第二方向垂直于第一方向，所述沟道叠层包括第一功能层和位于第一功能层上的第二功能层，所述第一区域靠近基底的一个或多个第一功能层为底部功能层，位于所述底部功能层上方的第一功能层为顶部功能层；沿所述第一方向，在所述第一区域和第二区域的沟道叠层之间形成介电墙；形成横跨所述沟道叠层和介电墙的伪栅；刻蚀位于所述第一区域的伪栅两侧且位于底部功能层上方的顶部功能层和第二功能层，形成初始凹槽；去除所述底部功能层；在所述顶部功能层下方的第二功能层与基底之间、相邻的第二功能层之间填充牺牲结构，并去除位于初始凹槽下方的第二功能层，或者，仅在所述顶部功能层下方的第二功能层与基底之间填充牺牲结构，形成位于第一区域的伪栅两侧的第一凹槽；在所述第一凹槽中形成第一源漏掺杂层；在所述第二区域的伪栅两侧的沟道叠层中形成第二源漏掺杂层；去除所述伪栅，形成栅极开口；通过所述栅极开口，去除所述牺牲结构和第一区域的第二功能层以形成第一通槽，以及去除第二区域的第一功能层以形成第二通槽；对所述栅极开口、第一通槽和第二通槽进行填充，形成位于所述第一区域且包围介电墙露出的第一功能层的第一器件栅极，以及位于所述第二区域且包围介电墙露出的第二功能层的第二器件栅极。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域用于形成第一型晶体管，所述第二区域用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同；所述第一区域的第一功能层用于作为第一沟道层，所述第一区域的第二功能层用于作为第一牺牲层；所述第二区域的第一功能层用于作为第二牺牲层，所述第二区域的第二功能层用于作为第二沟道层。3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述初始凹槽之后，去除所述底部功能层之前，所述半导体结构的形成方法还包括：在所述初始凹槽的侧壁形成保护层；以所述保护层为掩膜，去除所述底部功能层在形成所述牺牲结构之后，形成所述第一源漏掺杂层之前，所述半导体结构的形成方法还包括：去除所述保护层。4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述底部功能层的数量为一个；在所述顶部功能层下方的第二功能层与基底之间填充所述牺牲结构，形成所述第一凹槽。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述底部功能层的数量大于或等于两个；去除所述底部功能层后，形成沟槽，所述沟槽由所述介电墙、第一区域的第二功能层与
基底围成，或者，由所述介电墙与第一区域的相邻第二功能层围成；形成所述牺牲结构的步骤中，在所述沟槽中填充所述牺牲结构；去除位于初始凹槽下方的第二功能层的步骤中，去除位于初始凹槽下方的第二功能层和牺牲结构，形成所述第一凹槽。6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲结构的材料与所述第二功能层的材料相同。7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲结构的工艺包括外延工艺。8.如权利要求1所述的半导体结构的形成方法，其特征在于，去除位于初始凹槽下方的第二功能层的工艺包括各向异性的干法刻蚀工艺。9.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述底部功能层的工艺包括各向同性的干法刻蚀工艺。10.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述伪栅之后，形成所述初始凹槽之前，所述半导体结构的形成方法还包括：在所述基底上形成覆盖所述第二区域的沟道叠层的第一掩膜层，所述第一掩膜层暴露出所述第一区域的沟道叠层；以所述第一掩膜层为掩膜，刻蚀位于所述第一区域的伪栅两侧且位于底部功能层上方的顶部功能层和第二功能层；以所述第一掩膜层为掩膜，去除所述底部功能层...

【专利技术属性】
技术研发人员：张海洋，刘盼盼，肖丽丽，张昕哲，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：